JPH1116370A - データ判定回路およびデータ判定方法 - Google Patents
データ判定回路およびデータ判定方法Info
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- JPH1116370A JPH1116370A JP16369597A JP16369597A JPH1116370A JP H1116370 A JPH1116370 A JP H1116370A JP 16369597 A JP16369597 A JP 16369597A JP 16369597 A JP16369597 A JP 16369597A JP H1116370 A JPH1116370 A JP H1116370A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/067—Single-ended amplifiers
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Abstract
(57)【要約】
【課題】 現読み出しデータからバイアス電圧を得て、
このバイアス電圧に基づいてビット線の電位を制御する
と、特に今回の読み出しデータが前のサイクルの反転デ
ータである場合に、そのデータ判定の際の動作速度が遅
くなる。 【解決手段】 ビット線１１の電位をバイアス回路１３
によってその電位変動に応じてフィードバック制御する
一方、ビット線１１への前読み出しデータをＤ型フリッ
プフロップ１６に一時的に保持し、バイアス回路１３に
よって決定された基準電圧Ｖｒｅｆに対して、オフセッ
ト回路１５によってＤ型フリップフロップ１６に保持さ
れた前読み出しデータの値を参照してオフセットを与え
る。
このバイアス電圧に基づいてビット線の電位を制御する
と、特に今回の読み出しデータが前のサイクルの反転デ
ータである場合に、そのデータ判定の際の動作速度が遅
くなる。 【解決手段】 ビット線１１の電位をバイアス回路１３
によってその電位変動に応じてフィードバック制御する
一方、ビット線１１への前読み出しデータをＤ型フリッ
プフロップ１６に一時的に保持し、バイアス回路１３に
よって決定された基準電圧Ｖｒｅｆに対して、オフセッ
ト回路１５によってＤ型フリップフロップ１６に保持さ
れた前読み出しデータの値を参照してオフセットを与え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路のデー
タ線の値を判定するデータ判定回路およびデータ判定方
法に関し、特にデータ線の駆動回路に流れる電流を検出
することによってデータ線の値を判定する電流モードセ
ンス型のデータ判定回路およびデータ判定方法に関す
る。
タ線の値を判定するデータ判定回路およびデータ判定方
法に関し、特にデータ線の駆動回路に流れる電流を検出
することによってデータ線の値を判定する電流モードセ
ンス型のデータ判定回路およびデータ判定方法に関す
る。
【０００２】
【従来の技術】ＬＳＩ（large scale integrated circu
it；大規模集積回路）において、データを転送する方法
として電流モード転送がある。この電流モード転送は、
電流‐電圧変換作用を持ち、さらに低振幅高速転送が可
能であることから、近年よく適用される手法であり、例
えば半導体メモリ回路においてもセンスアンプ部分に用
いられている。この電流モードセンスには、読み出し動
作時にプリチャージを必要としないという特長がある。
it；大規模集積回路）において、データを転送する方法
として電流モード転送がある。この電流モード転送は、
電流‐電圧変換作用を持ち、さらに低振幅高速転送が可
能であることから、近年よく適用される手法であり、例
えば半導体メモリ回路においてもセンスアンプ部分に用
いられている。この電流モードセンスには、読み出し動
作時にプリチャージを必要としないという特長がある。
【０００３】図４は、電流モードセンスの概念図であ
る。図４において、電源ＶＤＤとビット線３１の一端の
間には、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）
Ｔｒｐ３１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称す
る）Ｔｒｎ３１が直列に接続されている。すなわち、Ｐ
ＭＯＳＴｒｐ３１のソース電極が電源ＶＤＤに、ＮＭＯ
ＳＴｒｎ３１のソース電極がビット線３１の一端にそれ
ぞれ接続され、ＰＭＯＳＴｒｐ３１およびＮＭＯＳＴｒ
ｎ３１の各ドレイン電極が共通に接続されてノードＮ３
１となっている。このノードＮ３１からセンス出力が導
出される。
る。図４において、電源ＶＤＤとビット線３１の一端の
間には、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）
Ｔｒｐ３１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称す
る）Ｔｒｎ３１が直列に接続されている。すなわち、Ｐ
ＭＯＳＴｒｐ３１のソース電極が電源ＶＤＤに、ＮＭＯ
ＳＴｒｎ３１のソース電極がビット線３１の一端にそれ
ぞれ接続され、ＰＭＯＳＴｒｐ３１およびＮＭＯＳＴｒ
ｎ３１の各ドレイン電極が共通に接続されてノードＮ３
１となっている。このノードＮ３１からセンス出力が導
出される。
【０００４】ＰＭＯＳＴｒｐ３１は、ゲート電極とドレ
イン電極が接続されたいわゆるダイオード接続構成とな
っており、特性としてはしきい値分だけオフセットがか
かった抵抗と同等になる。ＮＭＯＳＴｒｎ３１のゲート
電極には、基準電圧Ｖｒｅｆが印加される。ビット線３
１の他端とグランドＧＮＤの間には、メモリセル３２が
接続されている。メモリセル３２は、格納されたデータ
の状態によって、ＧＮＤに向けて電流を流す／流さない
という機能を持っている。
イン電極が接続されたいわゆるダイオード接続構成とな
っており、特性としてはしきい値分だけオフセットがか
かった抵抗と同等になる。ＮＭＯＳＴｒｎ３１のゲート
電極には、基準電圧Ｖｒｅｆが印加される。ビット線３
１の他端とグランドＧＮＤの間には、メモリセル３２が
接続されている。メモリセル３２は、格納されたデータ
の状態によって、ＧＮＤに向けて電流を流す／流さない
という機能を持っている。
【０００５】上記構成の回路において、今、メモリセル
３２が電流ＩをＧＮＤ側に流す場合を考える。この場
合、ビット線３１の電位ＶＢＬが下がることで、ＮＭＯ
ＳＴｒｎ３１のゲート‐ソース電圧Ｖｇｓが増大し、Ｎ
ＭＯＳＴｒｎ３１の電流能力が増加するので、ドレイン
‐ソース電圧Ｖｄｓは減少する。つまり、ＮＭＯＳＴｒ
ｎ３１は、電流が流れると必要な印加電圧が減少すると
いう負性抵抗となる。
３２が電流ＩをＧＮＤ側に流す場合を考える。この場
合、ビット線３１の電位ＶＢＬが下がることで、ＮＭＯ
ＳＴｒｎ３１のゲート‐ソース電圧Ｖｇｓが増大し、Ｎ
ＭＯＳＴｒｎ３１の電流能力が増加するので、ドレイン
‐ソース電圧Ｖｄｓは減少する。つまり、ＮＭＯＳＴｒ
ｎ３１は、電流が流れると必要な印加電圧が減少すると
いう負性抵抗となる。
【０００６】このように、ＰＭＯＳＴｒｐ３１が抵抗、
ＮＭＯＳＴｒｎ３１が負性抵抗の特性を示すので、 Ｖｄｓ（Ｔｒｐ３１）＋Ｖｄｓ（Ｔｒｎ３１）≒ 一定 となる条件が存在し、電流Ｉの有無によるビット線２１
の電位はほとんど変化しない。この回路の電流‐出力電
圧特性を図５に示す。この特性図において、ＶＮ３１は
ノードＮ３１の電位である。
ＮＭＯＳＴｒｎ３１が負性抵抗の特性を示すので、 Ｖｄｓ（Ｔｒｐ３１）＋Ｖｄｓ（Ｔｒｎ３１）≒ 一定 となる条件が存在し、電流Ｉの有無によるビット線２１
の電位はほとんど変化しない。この回路の電流‐出力電
圧特性を図５に示す。この特性図において、ＶＮ３１は
ノードＮ３１の電位である。
【０００７】しかしながら、上記構成の回路には、ＮＭ
ＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きく
なければ、ビット線３１の電位の変動を抑えることが困
難であるという欠点がある。このため、従来は、以下の
構成を採ることで、ＮＭＯＳＴｒｎ３１のトランスコン
ダクタンスｇｍが大きい場合のビット線３１の電位変動
に対処していた。この従来例に係る回路構成を図６に示
す。
ＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きく
なければ、ビット線３１の電位の変動を抑えることが困
難であるという欠点がある。このため、従来は、以下の
構成を採ることで、ＮＭＯＳＴｒｎ３１のトランスコン
ダクタンスｇｍが大きい場合のビット線３１の電位変動
に対処していた。この従来例に係る回路構成を図６に示
す。
【０００８】図６において、図４と同等部分には同一符
号を付して示してあり、ＮＭＯＳＴｒｎ３１のゲート電
極とビット線３１の間に、バイアス回路３３を新たに挿
入した以外は図４と全く同じ回路構成となっている。こ
こで、バイアス回路３３としては、ビット線３１の電位
ＶＢＬが下がると、出力の電位が上がるようなフィード
バックバイアス機構を持つ回路構成のものが用いられ
る。その具体例を図７に示す。
号を付して示してあり、ＮＭＯＳＴｒｎ３１のゲート電
極とビット線３１の間に、バイアス回路３３を新たに挿
入した以外は図４と全く同じ回路構成となっている。こ
こで、バイアス回路３３としては、ビット線３１の電位
ＶＢＬが下がると、出力の電位が上がるようなフィード
バックバイアス機構を持つ回路構成のものが用いられ
る。その具体例を図７に示す。
【０００９】図７において、バイアス回路３３は、ソー
ス電極が電源ＶＤＤに、ゲート電極がビット線３１にそ
れぞれ接続されたＰＭＯＳＴｒｐ３２と、このＰＭＯＳ
Ｔｒｐ３２とドレイン電極が共通に接続されるととも
に、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒ
ｎ３１のゲート電極にそれぞれ接続されたダイオード接
続構成のＮＭＯＳＴｒｎ３２と、ビット線３１とＧＮＤ
の間に接続されたオフセット電流源３４とから構成され
ている。
ス電極が電源ＶＤＤに、ゲート電極がビット線３１にそ
れぞれ接続されたＰＭＯＳＴｒｐ３２と、このＰＭＯＳ
Ｔｒｐ３２とドレイン電極が共通に接続されるととも
に、ソース電極がＧＮＤに、ゲート電極がＮＭＯＳＴｒ
ｎ３１のゲート電極にそれぞれ接続されたダイオード接
続構成のＮＭＯＳＴｒｎ３２と、ビット線３１とＧＮＤ
の間に接続されたオフセット電流源３４とから構成され
ている。
【００１０】ここで、上記構成の回路動作を、図８の動
作波形図を参照して説明する。ビット線３１の電位ＶＢ
Ｌが下がると、ＰＭＯＳＴｒｐ３２のゲート電極の電位
が下がるので、ＰＭＯＳＴｒｐ３２の電流能力が増す。
これにより、ＮＭＯＳＴｒｎ３１のゲート電極に印加さ
れる基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳ
Ｔｒｎ３１の電流能力が増すので、ビット線３１の電位
ＶＢＬの低下は停止する。
作波形図を参照して説明する。ビット線３１の電位ＶＢ
Ｌが下がると、ＰＭＯＳＴｒｐ３２のゲート電極の電位
が下がるので、ＰＭＯＳＴｒｐ３２の電流能力が増す。
これにより、ＮＭＯＳＴｒｎ３１のゲート電極に印加さ
れる基準電圧Ｖｒｅｆが上昇し、これに伴ってＮＭＯＳ
Ｔｒｎ３１の電流能力が増すので、ビット線３１の電位
ＶＢＬの低下は停止する。
【００１１】また、ビット線３１の電位ＶＢＬが上昇す
ると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が上がる
ので、ＰＭＯＳＴｒｐ３２の電流能力が減る。これによ
り、基準電圧Ｖｒｅｆが下降し、これに伴ってＮＭＯＳ
Ｔｒｎ３１の電流能力は下がる。よって、ビット線３１
への電流の流れ込みが低下するので、ビット線３１の電
位ＶＢＬの上昇は停止する。
ると、ＰＭＯＳＴｒｐ３２のゲート電極の電位が上がる
ので、ＰＭＯＳＴｒｐ３２の電流能力が減る。これによ
り、基準電圧Ｖｒｅｆが下降し、これに伴ってＮＭＯＳ
Ｔｒｎ３１の電流能力は下がる。よって、ビット線３１
への電流の流れ込みが低下するので、ビット線３１の電
位ＶＢＬの上昇は停止する。
【００１２】以上の回路動作によって、ＮＭＯＳＴｒｎ
３１のトランスコンダクタンスｇｍに起因する問題を改
善できる。すなわち、ＮＭＯＳＴｒｎ３１のトランスコ
ンダクタンスｇｍが大きい場合でも、ビット線３１の電
位ＶＢＬの変動を抑えることができる。
３１のトランスコンダクタンスｇｍに起因する問題を改
善できる。すなわち、ＮＭＯＳＴｒｎ３１のトランスコ
ンダクタンスｇｍが大きい場合でも、ビット線３１の電
位ＶＢＬの変動を抑えることができる。
【００１３】ここで、この従来例に係る電流モード型セ
ンスアンプにおけるデータ検出の動作について説明す
る。なお、ＰＭＯＳＴｒｐ３１を流れる電流をＩｐ、Ｎ
ＭＯＳＴｒｎ３１を流れる電流をＩｎ、メモリセル３２
の流す電流をＩｍｅｍ、オフセット電流源３４の流す電
流をＩｓｓとする。
ンスアンプにおけるデータ検出の動作について説明す
る。なお、ＰＭＯＳＴｒｐ３１を流れる電流をＩｐ、Ｎ
ＭＯＳＴｒｎ３１を流れる電流をＩｎ、メモリセル３２
の流す電流をＩｍｅｍ、オフセット電流源３４の流す電
流をＩｓｓとする。
【００１４】今、Ｉｐ＞Ｉｎならば、Ｉｐ−Ｉｎの電流
によって供給される電荷がノードＮ３１に蓄積される。
この蓄積された電荷量により、ノードＮ３１の電位ＶＮ
３１が変化する。また、ビット線３１についても、Ｉｎ
−（Ｉｍｅｍ−Ｉｓｓ）の電流で供給される電荷によっ
てビット線３１の電位ＶＢＬが上昇し、この電位ＶＢＬ
の上昇に伴う影響と、バイアス回路３３の影響でＮＭＯ
ＳＴｒｎ３１を流れる電流Ｉｎは減少する。
によって供給される電荷がノードＮ３１に蓄積される。
この蓄積された電荷量により、ノードＮ３１の電位ＶＮ
３１が変化する。また、ビット線３１についても、Ｉｎ
−（Ｉｍｅｍ−Ｉｓｓ）の電流で供給される電荷によっ
てビット線３１の電位ＶＢＬが上昇し、この電位ＶＢＬ
の上昇に伴う影響と、バイアス回路３３の影響でＮＭＯ
ＳＴｒｎ３１を流れる電流Ｉｎは減少する。
【００１５】最終的には、Ｉｎ＝Ｉｍｅｍ＋Ｉｓｓとな
った時点でビット線３１の電位ＶＢＬが決定され、Ｉｐ
＝Ｉｎとなった時点で電荷の供給が止まり、ノードＮ３
１の電位ＶＮ３１が決定される。ここで、ＮＭＯＳＴｒ
ｎ３１を流れる電流Ｉｎは、ＮＭＯＳＴｒｎ３１の電流
能力に依存しており、したがってこのＮＭＯＳＴｒｎ３
１のゲート電極に印加される基準電圧Ｖｒｅｆが重要に
なる。
った時点でビット線３１の電位ＶＢＬが決定され、Ｉｐ
＝Ｉｎとなった時点で電荷の供給が止まり、ノードＮ３
１の電位ＶＮ３１が決定される。ここで、ＮＭＯＳＴｒ
ｎ３１を流れる電流Ｉｎは、ＮＭＯＳＴｒｎ３１の電流
能力に依存しており、したがってこのＮＭＯＳＴｒｎ３
１のゲート電極に印加される基準電圧Ｖｒｅｆが重要に
なる。
【００１６】すなわち、ノードＮ３１から“Ｈ”レベル
を導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が低
い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯ
ＳＴｒｎ３１のゲート電位（基準電圧）Ｖｒｅｆは低い
方が望ましい。また、ノードＮ３１から“Ｌ”レベルを
導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が高い
方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳ
Ｔｒｎ３１のゲート電位Ｖｒｅｆは高い方が望ましい。
を導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が低
い方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯ
ＳＴｒｎ３１のゲート電位（基準電圧）Ｖｒｅｆは低い
方が望ましい。また、ノードＮ３１から“Ｌ”レベルを
導出する場合は、ＮＭＯＳＴｒｎ３１の電流能力が高い
方が早くＩｎ＝Ｉｍｅｍ＋Ｉｓｓになるので、ＮＭＯＳ
Ｔｒｎ３１のゲート電位Ｖｒｅｆは高い方が望ましい。
【００１７】例えばメモリセル３２が電流を流す場合、
ノードＮ３１の電位ＶＮ３１は素早く下がる方が望まし
い。このとき、ビット線３１の電位ＶＢＬが下がり、こ
れがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲー
ト電極へフィードバックされることによってＮＭＯＳＴ
ｒｎ３１のゲート電位Ｖｒｅｆが上昇する。このフィー
ドバック制御によって決定された電位Ｖｒｅｆ以上に電
位を設定した方が高速に動作するのは明白である。
ノードＮ３１の電位ＶＮ３１は素早く下がる方が望まし
い。このとき、ビット線３１の電位ＶＢＬが下がり、こ
れがバイアス回路３３によりＮＭＯＳＴｒｎ３１のゲー
ト電極へフィードバックされることによってＮＭＯＳＴ
ｒｎ３１のゲート電位Ｖｒｅｆが上昇する。このフィー
ドバック制御によって決定された電位Ｖｒｅｆ以上に電
位を設定した方が高速に動作するのは明白である。
【００１８】一方、メモリセル３２が電流を流さない場
合、ノードＮ３１の電位ＶＮ３１は素早く上がる方が望
ましい。このとき、ビット線３１の電位ＶＢＬが上が
り、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１
のゲート電極へフィードバックされることによってＮＭ
ＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが低下する。この
フィードバック制御によって決定された電位Ｖｒｅｆ以
下に電位を設定した方が高速に動作するのは明白であ
る。
合、ノードＮ３１の電位ＶＮ３１は素早く上がる方が望
ましい。このとき、ビット線３１の電位ＶＢＬが上が
り、これがバイアス回路３３によりＮＭＯＳＴｒｎ３１
のゲート電極へフィードバックされることによってＮＭ
ＯＳＴｒｎ３１のゲート電位Ｖｒｅｆが低下する。この
フィードバック制御によって決定された電位Ｖｒｅｆ以
下に電位を設定した方が高速に動作するのは明白であ
る。
【００１９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ判定回路では、現読み出しデータからバ
イアス回路３３によってバイアス電圧を得て、このバイ
アス電圧に基づいてビット線３１の電位ＶＢＬを制御す
るようにしているので、フィードバック制御によって決
定された電位Ｖｒｅｆ以上又は以下に電位を設定するこ
とは困難であり、特に今回の読み出しデータが前のサイ
クルの逆データ（反転データ）である場合に、そのデー
タ判定の際の動作速度が遅くなるという問題があった。
た従来のデータ判定回路では、現読み出しデータからバ
イアス回路３３によってバイアス電圧を得て、このバイ
アス電圧に基づいてビット線３１の電位ＶＢＬを制御す
るようにしているので、フィードバック制御によって決
定された電位Ｖｒｅｆ以上又は以下に電位を設定するこ
とは困難であり、特に今回の読み出しデータが前のサイ
クルの逆データ（反転データ）である場合に、そのデー
タ判定の際の動作速度が遅くなるという問題があった。
【００２０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、データ判定を高速動
作にて行うことが可能なデータ判定回路およびデータ判
定方法を提供することにある。
であり、その目的とするところは、データ判定を高速動
作にて行うことが可能なデータ判定回路およびデータ判
定方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明によるデータ判定
回路は、半導体回路のデータ線の値を判定するデータ判
定回路であって、データ線の電位をその電位変動に応じ
て制御するフィードバック制御回路と、データ線への前
読み出しデータを一時的に保持するデータ保持回路と、
このデータ保持回路に保持された前読み出しデータの値
に基づいてデータ線に対してオフセットを与えるオフセ
ット回路とを備えている。
回路は、半導体回路のデータ線の値を判定するデータ判
定回路であって、データ線の電位をその電位変動に応じ
て制御するフィードバック制御回路と、データ線への前
読み出しデータを一時的に保持するデータ保持回路と、
このデータ保持回路に保持された前読み出しデータの値
に基づいてデータ線に対してオフセットを与えるオフセ
ット回路とを備えている。
【００２２】上記構成のデータ判定回路において、フィ
ードバック制御回路は、データ線の電位が上がったとき
下がり、当該電位が下がったとき上がるようにデータ線
の電位を制御することで、データ線の電位変動を抑え
る。一方、オフセット回路は、データ保持回路に保持さ
れた前読み出しデータの値を参考にして、データ線に対
してさらにオフセットを与える。これにより、現読み出
しデータに対してフィードバック制御によって決定され
た電位以上又は以下の電位が設定される。
ードバック制御回路は、データ線の電位が上がったとき
下がり、当該電位が下がったとき上がるようにデータ線
の電位を制御することで、データ線の電位変動を抑え
る。一方、オフセット回路は、データ保持回路に保持さ
れた前読み出しデータの値を参考にして、データ線に対
してさらにオフセットを与える。これにより、現読み出
しデータに対してフィードバック制御によって決定され
た電位以上又は以下の電位が設定される。
【００２３】本発明によるデータ判定方法は、半導体回
路のデータ線の値を判定するデータ判定方法であって、
データ線の電位をその電位変動に応じてフィードバック
制御するとともに、データ線への前読み出しデータを一
時的に保持し、この保持した前読み出しデータの値に基
づいてデータ線に対してオフセットを与えるようにす
る。
路のデータ線の値を判定するデータ判定方法であって、
データ線の電位をその電位変動に応じてフィードバック
制御するとともに、データ線への前読み出しデータを一
時的に保持し、この保持した前読み出しデータの値に基
づいてデータ線に対してオフセットを与えるようにす
る。
【００２４】このデータ判定方法では、フィードバック
制御によってデータ線の電位変動を抑える一方、前読み
出しデータを参考にして、データ線に対してさらにオフ
セットを与える。これにより、現読み出しデータに対し
てフィードバック制御によって決定された電位以上又は
以下の電位が設定される。
制御によってデータ線の電位変動を抑える一方、前読み
出しデータを参考にして、データ線に対してさらにオフ
セットを与える。これにより、現読み出しデータに対し
てフィードバック制御によって決定された電位以上又は
以下の電位が設定される。
【００２５】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、例えば半導
体メモリ回路のセンスアンプに適用された本発明の一実
施形態を示す回路図である。この適用例の場合は、デー
タ線がメモリのビット線に、データ線の駆動回路がメモ
リセルにそれぞれ相当する。
図面を参照しつつ詳細に説明する。図１は、例えば半導
体メモリ回路のセンスアンプに適用された本発明の一実
施形態を示す回路図である。この適用例の場合は、デー
タ線がメモリのビット線に、データ線の駆動回路がメモ
リセルにそれぞれ相当する。
【００２６】図１において、電源ＶＤＤとビット線１１
の一端の間には、電流源トランジスタであるＰＭＯＳＴ
ｒｐ１１と制御トランジスタであるＮＭＯＳＴｒｎ１１
とが直列に接続されている。すなわち、ＰＭＯＳＴｒｐ
１１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ１１
のソース電極がビット線１１の一端にそれぞれ接続さ
れ、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各
ドレイン電極が共通に接続されて出力ノードＮ１１とな
っている。このノードＮ１１からビット線１１の値を判
定した出力、即ちセンス出力が導出される。
の一端の間には、電流源トランジスタであるＰＭＯＳＴ
ｒｐ１１と制御トランジスタであるＮＭＯＳＴｒｎ１１
とが直列に接続されている。すなわち、ＰＭＯＳＴｒｐ
１１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ１１
のソース電極がビット線１１の一端にそれぞれ接続さ
れ、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各
ドレイン電極が共通に接続されて出力ノードＮ１１とな
っている。このノードＮ１１からビット線１１の値を判
定した出力、即ちセンス出力が導出される。
【００２７】ビット線１１の他端とＧＮＤ（グランド）
の間には、メモリセル１２が接続されている。メモリセ
ル１２は、格納されたデータの状態により、ＧＮＤに向
けて電流を流す／流さないという機能を持っており、一
例として、図２に示すような回路構成のものである。な
お、図２には、簡単化のために、読み出し側の回路構成
のみを示している。
の間には、メモリセル１２が接続されている。メモリセ
ル１２は、格納されたデータの状態により、ＧＮＤに向
けて電流を流す／流さないという機能を持っており、一
例として、図２に示すような回路構成のものである。な
お、図２には、簡単化のために、読み出し側の回路構成
のみを示している。
【００２８】バイアス回路１３は、ソース電極が電源Ｖ
ＤＤに、ゲート電極がビット線１１にそれぞれ接続され
たＰＭＯＳＴｒｐ１２と、このＰＭＯＳＴｒｐ１２とド
レイン電極が共通に接続されるとともに、ソース電極が
ＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ１１のゲート電
極にそれぞれ接続されたダイオード接続構成のＮＭＯＳ
Ｔｒｎ１２と、ビット線１１とＧＮＤの間に接続された
オフセット電流源１４とからなり、ビット線１１の電位
をその電位変動に応じて制御するフィードバック制御回
路構成となっている。
ＤＤに、ゲート電極がビット線１１にそれぞれ接続され
たＰＭＯＳＴｒｐ１２と、このＰＭＯＳＴｒｐ１２とド
レイン電極が共通に接続されるとともに、ソース電極が
ＧＮＤに、ゲート電極がＮＭＯＳＴｒｎ１１のゲート電
極にそれぞれ接続されたダイオード接続構成のＮＭＯＳ
Ｔｒｎ１２と、ビット線１１とＧＮＤの間に接続された
オフセット電流源１４とからなり、ビット線１１の電位
をその電位変動に応じて制御するフィードバック制御回
路構成となっている。
【００２９】このバイアス回路１３に加えて、ＰＭＯＳ
Ｔｒｐ１２およびＮＭＯＳＴｒｎ１２とドレイン電極が
共通に接続されたダイオード接続構成のＮＭＯＳＴｒｎ
１３およびこのＮＭＯＳＴｒｎ１３のソース電極とＧＮ
Ｄの間に接続されたＮＭＯＳＴｒｎ１４からなるオフセ
ット回路１５と、ノードＮ１１の電位をＤ（データ）入
力とするＤ型フリップフロップ１６と、このＤ型フリッ
プフロップ１６のＱ出力を反転してＮＭＯＳＴｒｎ１４
のゲート電極に与えるインバータ１７とが付加された構
成となっている。
Ｔｒｐ１２およびＮＭＯＳＴｒｎ１２とドレイン電極が
共通に接続されたダイオード接続構成のＮＭＯＳＴｒｎ
１３およびこのＮＭＯＳＴｒｎ１３のソース電極とＧＮ
Ｄの間に接続されたＮＭＯＳＴｒｎ１４からなるオフセ
ット回路１５と、ノードＮ１１の電位をＤ（データ）入
力とするＤ型フリップフロップ１６と、このＤ型フリッ
プフロップ１６のＱ出力を反転してＮＭＯＳＴｒｎ１４
のゲート電極に与えるインバータ１７とが付加された構
成となっている。
【００３０】ここで、ＮＭＯＳＴｒｎ１２としては、オ
フセット回路１５のＮＭＯＳＴｒｎ１４が非活性化状態
にあるときに基準電圧Ｖｒｅｆを持ち上げる作用を持た
せるために、従来回路の対応するＮＭＯＳＴｒｎ３２
（図７を参照）よりも小さなサイズのトランジスタが用
いられる。
フセット回路１５のＮＭＯＳＴｒｎ１４が非活性化状態
にあるときに基準電圧Ｖｒｅｆを持ち上げる作用を持た
せるために、従来回路の対応するＮＭＯＳＴｒｎ３２
（図７を参照）よりも小さなサイズのトランジスタが用
いられる。
【００３１】Ｄ型フリップフロップ１６は、クロック
（ＣＫ）入力の立ち上がりのタイミングでＤ入力のデー
タをラッチし、そのラッチしたデータをＱ出力とする。
これにより、Ｄ型フリップフロップ１６のＱ出力として
前読み出しデータが得られる。すなわち、Ｄ型フリップ
フロップ１６は、前読み出しデータを一時的に保持する
データ保持回路として機能する。
（ＣＫ）入力の立ち上がりのタイミングでＤ入力のデー
タをラッチし、そのラッチしたデータをＱ出力とする。
これにより、Ｄ型フリップフロップ１６のＱ出力として
前読み出しデータが得られる。すなわち、Ｄ型フリップ
フロップ１６は、前読み出しデータを一時的に保持する
データ保持回路として機能する。
【００３２】ＮＭＯＳＴｒｎ１３およびＮＭＯＳＴｒｎ
１４からなるオフセット回路１５においては、インバー
タ１７の出力端であるノードＮ１２の電位、即ちＤ型フ
リップフロップ１６のＱ出力の反転出力に応じてＮＭＯ
ＳＴｒｎ１４が活性化／非活性化することにより、ＮＭ
ＯＳＴｒｎ１１のゲート電極の電位Ｖｒｅｆを制御す
る。すなわち、バイアス回路１３によって決定された基
準電圧Ｖｒｅｆに対し、ＮＭＯＳＴｒｎ１４が活性化す
ることによって下げる方向にオフセットを与え、ＮＭＯ
ＳＴｒｎ１４が非活性化することに上げる方向にオフセ
ットを与える。
１４からなるオフセット回路１５においては、インバー
タ１７の出力端であるノードＮ１２の電位、即ちＤ型フ
リップフロップ１６のＱ出力の反転出力に応じてＮＭＯ
ＳＴｒｎ１４が活性化／非活性化することにより、ＮＭ
ＯＳＴｒｎ１１のゲート電極の電位Ｖｒｅｆを制御す
る。すなわち、バイアス回路１３によって決定された基
準電圧Ｖｒｅｆに対し、ＮＭＯＳＴｒｎ１４が活性化す
ることによって下げる方向にオフセットを与え、ＮＭＯ
ＳＴｒｎ１４が非活性化することに上げる方向にオフセ
ットを与える。
【００３３】次に、上記構成のセンスアンプの回路動作
について、図３の動作波形図を参照して説明する。な
お、ＰＭＯＳＴｒｐ１１を流れる電流をＩｐ、ＮＭＯＳ
Ｔｒｎ１１を流れる電流をＩｎ、メモリセル１２の流す
電流をＩｍｅｍ、オフセット電流源１４の流す電流をＩ
ｓｓとする。
について、図３の動作波形図を参照して説明する。な
お、ＰＭＯＳＴｒｐ１１を流れる電流をＩｐ、ＮＭＯＳ
Ｔｒｎ１１を流れる電流をＩｎ、メモリセル１２の流す
電流をＩｍｅｍ、オフセット電流源１４の流す電流をＩ
ｓｓとする。
【００３４】今、メモリセル１２が電流Ｉｍｅｍを流
し、ビット線１１の電位ＶＢＬが下がると、ＰＭＯＳＴ
ｒｐ１２のゲート電極の電位が下がるので、ＰＭＯＳＴ
ｒｐ１２は電流能力が増す。すると、ＮＭＯＳＴｒｎ１
１のゲート電位となる基準電圧Ｖｒｅｆが上昇し、これ
に伴ってＮＭＯＳＴｒｎ１１の電流能力が増すので、ビ
ット線１１の電位ＶＢＬの低下は停止し、ノードＮ１１
の電位ＶＮ１１は低下する。
し、ビット線１１の電位ＶＢＬが下がると、ＰＭＯＳＴ
ｒｐ１２のゲート電極の電位が下がるので、ＰＭＯＳＴ
ｒｐ１２は電流能力が増す。すると、ＮＭＯＳＴｒｎ１
１のゲート電位となる基準電圧Ｖｒｅｆが上昇し、これ
に伴ってＮＭＯＳＴｒｎ１１の電流能力が増すので、ビ
ット線１１の電位ＶＢＬの低下は停止し、ノードＮ１１
の電位ＶＮ１１は低下する。
【００３５】次のサイクルで逆データ（反転データ）を
読み出す場合、先ずＤ型フリップフロップ１６のＱ出力
が変化し、ノードＮ１２の電位ＶＮ１２は“Ｈ”レベル
になる。よって、ＮＭＯＳＴｒｎ１４が活性化し、バイ
アス回路１３で設定された電位よりもさらに基準電圧Ｖ
ｒｅｆを下げる。これによって、ＮＭＯＳＴｒｎ１１の
電流能力は低下することになる。
読み出す場合、先ずＤ型フリップフロップ１６のＱ出力
が変化し、ノードＮ１２の電位ＶＮ１２は“Ｈ”レベル
になる。よって、ＮＭＯＳＴｒｎ１４が活性化し、バイ
アス回路１３で設定された電位よりもさらに基準電圧Ｖ
ｒｅｆを下げる。これによって、ＮＭＯＳＴｒｎ１１の
電流能力は低下することになる。
【００３６】この状態のときに、メモリセル１２が電流
Ｉｍｅｍを流さない、つまり前読み出しデータの逆デー
タを出力しているので、ＮＭＯＳＴｒｎ１１を流れる電
流Ｉｐによってビット線１１の電位ＶＢＬが上昇する
が、基準電圧Ｖｒｅｆが低いので従来例に比べて早くビ
ット線１１の電位ＶＢＬの上昇が止まる。また、基準電
圧Ｖｒｅｆが低いので、ＮＭＯＳＴｒｎ１１の電流能力
が低く、ビット線１１の電位ＶＢＬの上昇の効果とあわ
せてＩｐ−Ｉｎが大きくとれるようになり、ノードＮ１
１の電位ＶＮ１１の上昇も早くなる。
Ｉｍｅｍを流さない、つまり前読み出しデータの逆デー
タを出力しているので、ＮＭＯＳＴｒｎ１１を流れる電
流Ｉｐによってビット線１１の電位ＶＢＬが上昇する
が、基準電圧Ｖｒｅｆが低いので従来例に比べて早くビ
ット線１１の電位ＶＢＬの上昇が止まる。また、基準電
圧Ｖｒｅｆが低いので、ＮＭＯＳＴｒｎ１１の電流能力
が低く、ビット線１１の電位ＶＢＬの上昇の効果とあわ
せてＩｐ−Ｉｎが大きくとれるようになり、ノードＮ１
１の電位ＶＮ１１の上昇も早くなる。
【００３７】次のサイクルで、また逆のデータを読み出
す場合を考える。先ずＤ型フリップフロップ１６のＱ出
力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｌ”レベ
ルになる。よって、ＮＭＯＳＴｒｎ１４が非活性化し、
バイアス回路１３で設定された以上に基準電圧Ｖｒｅｆ
を上昇させる。これによって、ＮＭＯＳＴｒｎ１１の電
流能力は上昇することになる。
す場合を考える。先ずＤ型フリップフロップ１６のＱ出
力が変化し、ノードＮ１２の電位ＶＮ１２は“Ｌ”レベ
ルになる。よって、ＮＭＯＳＴｒｎ１４が非活性化し、
バイアス回路１３で設定された以上に基準電圧Ｖｒｅｆ
を上昇させる。これによって、ＮＭＯＳＴｒｎ１１の電
流能力は上昇することになる。
【００３８】この状態のとき、今度はメモリセル１２が
電流Ｉｍｅｍを流す、つまり前読み出しデータの逆デー
タを出力しているのでビット線１１の電位ＶＢＬが低下
するが、基準電圧Ｖｒｅｆが高いので従来例に比べて早
くビット線１１の電位ＶＢＬの低下が止まる。また、基
準電圧Ｖｒｅｆが高いので、ＮＭＯＳＴｒｎ１１の電流
能力が高く、ビット線１１の電位ＶＢＬの低下の効果と
あわせて、Ｉｐ−Ｉｎが小さくなり、ノードＮ１１の電
位ＶＮ１１の低下も早くなる。
電流Ｉｍｅｍを流す、つまり前読み出しデータの逆デー
タを出力しているのでビット線１１の電位ＶＢＬが低下
するが、基準電圧Ｖｒｅｆが高いので従来例に比べて早
くビット線１１の電位ＶＢＬの低下が止まる。また、基
準電圧Ｖｒｅｆが高いので、ＮＭＯＳＴｒｎ１１の電流
能力が高く、ビット線１１の電位ＶＢＬの低下の効果と
あわせて、Ｉｐ−Ｉｎが小さくなり、ノードＮ１１の電
位ＶＮ１１の低下も早くなる。
【００３９】なお、上記実施形態においては、半導体メ
モリ回路のビット線の値を判定するセンスアンプに適用
した場合について説明したが、本発明によるデータ判定
回路は、半導体メモリ回路への適用に限定されるもので
はなく、電流モード転送にてデータを転送するタイプの
半導体回路全般に適用し得るものである。
モリ回路のビット線の値を判定するセンスアンプに適用
した場合について説明したが、本発明によるデータ判定
回路は、半導体メモリ回路への適用に限定されるもので
はなく、電流モード転送にてデータを転送するタイプの
半導体回路全般に適用し得るものである。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
データ線の電位をその電位変動に応じてフィードバック
制御するとともに、データ線への前読み出しデータを一
時的に保持し、この保持した前読み出しデータの値に基
づいてデータ線に対してオフセットを与えるようにした
ことにより、特に今回の読み出しデータが前のサイクル
の逆データ（反転データ）である場合に、今回の読み出
しデータの判定に有利な方向にオフセットを与えること
ができるため、データ判定を高速動作にて行うことがで
きることになる。
データ線の電位をその電位変動に応じてフィードバック
制御するとともに、データ線への前読み出しデータを一
時的に保持し、この保持した前読み出しデータの値に基
づいてデータ線に対してオフセットを与えるようにした
ことにより、特に今回の読み出しデータが前のサイクル
の逆データ（反転データ）である場合に、今回の読み出
しデータの判定に有利な方向にオフセットを与えること
ができるため、データ判定を高速動作にて行うことがで
きることになる。
【図１】本発明の一実施形態を示す回路図である。
【図２】メモリセルの一例を示す回路図である。
【図３】本発明に係る動作波形図である。
【図４】電流モードセンスの概念図である。
【図５】電流モードセンスの電流−出力電圧特性図であ
る。
る。
【図６】従来例を示す回路図である。
【図７】バイアス回路の具体例を示す回路図である。
【図８】従来例に係る動作波形図である。
１１…ビット線、１２…メモリセル、１３…バイアス回
路、１４…オフセット電流源、１５…オフセット回路、
１６…Ｄ型フリップフロップ、１７…インバータ、Ｔｒ
ｎ１１，Ｔｒｎ１２，Ｔｒｎ１３，Ｔｒｎ１４…ＮＭＯ
ＳＦＥＴ、Ｔｒｐ１１，Ｔｒｐ１２…ＰＭＯＳＦＥＴ
路、１４…オフセット電流源、１５…オフセット回路、
１６…Ｄ型フリップフロップ、１７…インバータ、Ｔｒ
ｎ１１，Ｔｒｎ１２，Ｔｒｎ１３，Ｔｒｎ１４…ＮＭＯ
ＳＦＥＴ、Ｔｒｐ１１，Ｔｒｐ１２…ＰＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 半導体回路のデータ線の値を判定するデ
ータ判定回路であって、 前記データ線の電位をその電位変動に応じて制御するフ
ィードバック制御回路と、 前記データ線への前読み出しデータを一時的に保持する
データ保持回路と、 前記データ保持回路に保持された前読み出しデータの値
に基づいて前記データ線に対してオフセットを与えるオ
フセット回路とを備えたことを特徴とするデータ判定回
路。 - 【請求項２】 出力ノードに接続された電流源トランジ
スタと、前記出力ノードと前記データ線との間に接続さ
れた制御トランジスタとを有し、 前記フィードバック制御回路および前記オフセット回路
は、前記データ保持回路に保持された前読み出しデータ
の値に基づいて前記制御トランジスタの制御電極の電位
を制御することを特徴とする請求項１記載のデータ判定
回路。 - 【請求項３】 半導体回路のデータ線の値を判定するデ
ータ判定方法であって、 前記データ線の電位をその電位変動に応じてフィードバ
ック制御するとともに、前記データ線への前読み出しデ
ータを一時的に保持し、 この保持した前読み出しデータの値に基づいて前記デー
タ線に対してオフセットを与えることを特徴とするデー
タ判定方法。 - 【請求項４】 出力ノードに接続された電流源トランジ
スタと、前記出力ノードと前記データ線との間に接続さ
れた制御トランジスタとを有するデータ判定回路におい
て、 一時的に保持した前読み出しデータの値に基づいて前記
制御トランジスタの制御電極の電位を制御することを特
徴とする請求項３記載のデータ判定方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16369597A JP3972414B2 (ja) | 1997-06-20 | 1997-06-20 | データ判定回路およびデータ判定方法 |
| CNB981149383A CN1214393C (zh) | 1997-06-20 | 1998-06-19 | 数据确定电路及数据确定方法 |
| US09/100,407 US5886931A (en) | 1997-06-20 | 1998-06-19 | Data determining circuitry and data determining method |
| KR1019980023279A KR19990007180A (ko) | 1997-06-20 | 1998-06-20 | 데이터 판정 회로 및 데이터 판정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16369597A JP3972414B2 (ja) | 1997-06-20 | 1997-06-20 | データ判定回路およびデータ判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116370A true JPH1116370A (ja) | 1999-01-22 |
| JP3972414B2 JP3972414B2 (ja) | 2007-09-05 |
Family
ID=15778861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16369597A Expired - Fee Related JP3972414B2 (ja) | 1997-06-20 | 1997-06-20 | データ判定回路およびデータ判定方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5886931A (ja) |
| JP (1) | JP3972414B2 (ja) |
| KR (1) | KR19990007180A (ja) |
| CN (1) | CN1214393C (ja) |
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|---|---|---|---|---|
| IT1298938B1 (it) * | 1998-02-23 | 2000-02-07 | Sgs Thomson Microelectronics | Circuito di polarizzazione di linea di bit per memorie non volatili |
| US6219291B1 (en) | 2000-05-01 | 2001-04-17 | Advanced Technology Materials, Inc. | Reduction of data dependent power supply noise when sensing the state of a memory cell |
| DE10038383C1 (de) * | 2000-08-07 | 2002-03-14 | Infineon Technologies Ag | Hochgeschwindigkeits-Lese-Stromverstärker |
| DE10112281B4 (de) * | 2001-03-14 | 2006-06-29 | Infineon Technologies Ag | Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| TW583677B (en) * | 2002-07-25 | 2004-04-11 | Ememory Technology Inc | Flash memory with sensing amplifier using load transistors driven by coupled gate voltages |
| DE102005059034B4 (de) * | 2005-12-10 | 2007-10-11 | X-Fab Semiconductor Foundries Ag | SOI-Isolationsgrabenstrukturen |
| CN110299177B (zh) * | 2019-07-04 | 2021-01-19 | 合肥联诺科技有限公司 | 一种减小读操作电压抖动的电荷补偿电路及存储器结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| US5719810A (en) * | 1994-10-25 | 1998-02-17 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having cache memory function |
| JP3612634B2 (ja) * | 1996-07-09 | 2005-01-19 | 富士通株式会社 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
-
1997
- 1997-06-20 JP JP16369597A patent/JP3972414B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-19 CN CNB981149383A patent/CN1214393C/zh not_active Expired - Fee Related
- 1998-06-19 US US09/100,407 patent/US5886931A/en not_active Expired - Lifetime
- 1998-06-20 KR KR1019980023279A patent/KR19990007180A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1214393C (zh) | 2005-08-10 |
| JP3972414B2 (ja) | 2007-09-05 |
| KR19990007180A (ko) | 1999-01-25 |
| US5886931A (en) | 1999-03-23 |
| CN1206196A (zh) | 1999-01-27 |
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