JPH11145814A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11145814A JPH11145814A JP9305929A JP30592997A JPH11145814A JP H11145814 A JPH11145814 A JP H11145814A JP 9305929 A JP9305929 A JP 9305929A JP 30592997 A JP30592997 A JP 30592997A JP H11145814 A JPH11145814 A JP H11145814A
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Abstract
(57)【要約】
【課題】プログラマブルインピーダンス出力回路におい
て、アナログ方式の問題とデジタル方式の問題とを解決
して、回路の消費電力の増大を最小限に抑えながら、出
力インピーダンスの値を無段階に調整することを可能に
した半導体集積回路を提供する。 【解決手段】インピーダンスモニタと、各々が特定のイ
ンピーダンスをもつ複数個のトランジスタからなる第１
の出力バッファと、この複数個のトランジスタとは別個
に設けられた複数のトランジスタから構成される第２の
出力バッファとを含む出力バッファ１３１ と、インピ
ーダンスモニタからの信号に基づいて、まず、第１の出
力バッファの複数個のトランジスタを選択的に駆動して
出力インピーダンスを段階的に粗調整するデジタル制御
部１３０と、次に、第２の出力バッファの複数のトラン
ジスタのゲート電圧を変化させて出力インピーダンスを
無段階に微調整するアナログ制御部１３３とを具備す
る。
て、アナログ方式の問題とデジタル方式の問題とを解決
して、回路の消費電力の増大を最小限に抑えながら、出
力インピーダンスの値を無段階に調整することを可能に
した半導体集積回路を提供する。 【解決手段】インピーダンスモニタと、各々が特定のイ
ンピーダンスをもつ複数個のトランジスタからなる第１
の出力バッファと、この複数個のトランジスタとは別個
に設けられた複数のトランジスタから構成される第２の
出力バッファとを含む出力バッファ１３１ と、インピ
ーダンスモニタからの信号に基づいて、まず、第１の出
力バッファの複数個のトランジスタを選択的に駆動して
出力インピーダンスを段階的に粗調整するデジタル制御
部１３０と、次に、第２の出力バッファの複数のトラン
ジスタのゲート電圧を変化させて出力インピーダンスを
無段階に微調整するアナログ制御部１３３とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、プログラマブルインピーダンス出力回路に関
する。
し、特に、プログラマブルインピーダンス出力回路に関
する。
【０００２】
【従来の技術】プログラマブルインピーダンス出力回路
は、半導体装置において、出力インピーダンスの値を一
定に保つための回路であり、主として高速動作を要する
半導体デバイスで使用されている。
は、半導体装置において、出力インピーダンスの値を一
定に保つための回路であり、主として高速動作を要する
半導体デバイスで使用されている。
【０００３】図３はこのようなプログラマブルインピー
ダンス出力回路の構成を示しており、出力インピーダン
スの値の調整は以下の方法で行われる。すなわち、パッ
ドＺＱ（１０５）に内部電源１０６と外部抵抗ＲＱ（１
００）とを接続して、この外部抵抗ＲＱ（１００）に応
じて流れる電流あるいは外部抵抗ＲＱ（１００）両端の
電圧をインピーダンスモニタ１０１でモニタリングし、
制御部１０２はモニタリングにより得られた情報をもと
に出力バッファ１０３のインピーダンスの値を、半導体
装置のシステムのボード上の配線インピーダンスと等し
くなるように調整することによって行われる。１０４は
出力パッドである。
ダンス出力回路の構成を示しており、出力インピーダン
スの値の調整は以下の方法で行われる。すなわち、パッ
ドＺＱ（１０５）に内部電源１０６と外部抵抗ＲＱ（１
００）とを接続して、この外部抵抗ＲＱ（１００）に応
じて流れる電流あるいは外部抵抗ＲＱ（１００）両端の
電圧をインピーダンスモニタ１０１でモニタリングし、
制御部１０２はモニタリングにより得られた情報をもと
に出力バッファ１０３のインピーダンスの値を、半導体
装置のシステムのボード上の配線インピーダンスと等し
くなるように調整することによって行われる。１０４は
出力パッドである。
【０００４】ところで、プログラマブルインピーダンス
出力回路において、出力インピーダンスの値を調整する
方式には、アナログ方式とデジタル方式との２通りの方
式がある。
出力回路において、出力インピーダンスの値を調整する
方式には、アナログ方式とデジタル方式との２通りの方
式がある。
【０００５】図４はアナログ方式の出力インピーダンス
調整回路の構成を示しており、アナログ制御部１２０
と、２つのＮＭＯＳトランジスタ１２１ａ、１２１ｂを
縦続接続してなる出力バッファ１２１と、出力パッド１
２２とからなる。ここでは、出力バッファ１２１のイン
ピーダンスの値をアナログ的に制御するために、出力バ
ッファ１２１を構成するトランジスタ１２１ａ、１２１
ｂのゲート電圧をアナログ的に制御する。すなわち、出
力バッファ１２１のインピーダンスの値をアナログ的に
制御するために、出力バッファ１２１のトランジスタ１
２１ａ、１２１ｂのゲート電圧を、アナログ制御部１２
０の電源電圧ＶＤＤと、基準電圧０Ｖの中間の電圧とし
ている。アナログ方式では、インピーダンスモニタ１０
１からのモニタ信号に応じて無段階のインピーダンス調
整である。
調整回路の構成を示しており、アナログ制御部１２０
と、２つのＮＭＯＳトランジスタ１２１ａ、１２１ｂを
縦続接続してなる出力バッファ１２１と、出力パッド１
２２とからなる。ここでは、出力バッファ１２１のイン
ピーダンスの値をアナログ的に制御するために、出力バ
ッファ１２１を構成するトランジスタ１２１ａ、１２１
ｂのゲート電圧をアナログ的に制御する。すなわち、出
力バッファ１２１のインピーダンスの値をアナログ的に
制御するために、出力バッファ１２１のトランジスタ１
２１ａ、１２１ｂのゲート電圧を、アナログ制御部１２
０の電源電圧ＶＤＤと、基準電圧０Ｖの中間の電圧とし
ている。アナログ方式では、インピーダンスモニタ１０
１からのモニタ信号に応じて無段階のインピーダンス調
整である。
【０００６】図５はデジタル方式の出力インピーダンス
調整回路の構成を示しており、デジタル制御部１３０
と、出力バッファ１３１と、出力パッド１３２とからな
る。第１のＮＭＯＳトランジスタ群１３１−１〜１３１
−５の各々のトランジスタのゲートはデジタル制御部１
３０に接続され、ドレインは電源ＶＤＤＱに接続され、
ソースは出力パッド１３２に接続されている。また、第
２のＮＭＯＳトランジスタ群１３１−１ 〜１３１−５
の各々のトランジスタのゲートはデジタル制御部１３
０に接続され、ドレインは出力パッド１３２に接続さ
れ、ソースは接地されている。さらに、第１のＮＭＯＳ
トランジスタ群１３１−１〜１３１−５のトランジスタ
１３１−５のソースと、第２のＮＭＯＳトランジスタ群
１３１−１〜１３１−５ のトランジスタ１３１−５
のドレインとは接続点Ａで接続されている。第１のＮＭ
ＯＳトランジスタ群１３１−１〜１３１−５と、第２の
ＮＭＯＳトランジスタ群１３１−１ 〜１３１−５ と
は接続点Ａを中心にして左右対称な構成となっている。
調整回路の構成を示しており、デジタル制御部１３０
と、出力バッファ１３１と、出力パッド１３２とからな
る。第１のＮＭＯＳトランジスタ群１３１−１〜１３１
−５の各々のトランジスタのゲートはデジタル制御部１
３０に接続され、ドレインは電源ＶＤＤＱに接続され、
ソースは出力パッド１３２に接続されている。また、第
２のＮＭＯＳトランジスタ群１３１−１ 〜１３１−５
の各々のトランジスタのゲートはデジタル制御部１３
０に接続され、ドレインは出力パッド１３２に接続さ
れ、ソースは接地されている。さらに、第１のＮＭＯＳ
トランジスタ群１３１−１〜１３１−５のトランジスタ
１３１−５のソースと、第２のＮＭＯＳトランジスタ群
１３１−１〜１３１−５ のトランジスタ１３１−５
のドレインとは接続点Ａで接続されている。第１のＮＭ
ＯＳトランジスタ群１３１−１〜１３１−５と、第２の
ＮＭＯＳトランジスタ群１３１−１ 〜１３１−５ と
は接続点Ａを中心にして左右対称な構成となっている。
【０００７】すなわち、ここでは、出力バッファ１３１
のインピーダンスの値をデジタル的に変化させるため
に、出力バッファ１３１を第１のトランジスタ群１３１
−１〜１３１−５、及び第２のトランジスタ群１３１−
１ 〜１３１−５ により構成し、各トランジスタのゲ
ート電圧には、デジタル制御部１３０の電源電圧ＶＤＤ
または基準電圧０Ｖを与えて、オンとなるトランジスタ
の数を制御することによって、出力バッファ１３１のイ
ンピーダンスの値をデジタル的に段階をつけて変化させ
ている。
のインピーダンスの値をデジタル的に変化させるため
に、出力バッファ１３１を第１のトランジスタ群１３１
−１〜１３１−５、及び第２のトランジスタ群１３１−
１ 〜１３１−５ により構成し、各トランジスタのゲ
ート電圧には、デジタル制御部１３０の電源電圧ＶＤＤ
または基準電圧０Ｖを与えて、オンとなるトランジスタ
の数を制御することによって、出力バッファ１３１のイ
ンピーダンスの値をデジタル的に段階をつけて変化させ
ている。
【０００８】図５の例では、出力バッファ１３１を、ト
ランジスタのインピーダンスの値が最小のもの（ここで
は１３１−１，１３１−１ ）を基準にして１倍、２
倍、４倍、８倍の複数のトランジスタで構成し、出力バ
ッファ１３１のインピーダンスの値を、全部で１６段階
に設定できるようにしている。ここで、倍率が設定され
ていないトランジスタ（ここでは１３１−５、１３１−
５ ）は、インピーダンスの初期値を設定するために用
いられる。
ランジスタのインピーダンスの値が最小のもの（ここで
は１３１−１，１３１−１ ）を基準にして１倍、２
倍、４倍、８倍の複数のトランジスタで構成し、出力バ
ッファ１３１のインピーダンスの値を、全部で１６段階
に設定できるようにしている。ここで、倍率が設定され
ていないトランジスタ（ここでは１３１−５、１３１−
５ ）は、インピーダンスの初期値を設定するために用
いられる。
【０００９】上記したようなデジタル方式の場合は、制
御部（デジタル制御部１３０）内で電源ＶＤＤと０Ｖと
の間に貫通電流が流れないので、前記したアナログ方式
と比較して回路の消費電力を抑えることが可能である。
御部（デジタル制御部１３０）内で電源ＶＤＤと０Ｖと
の間に貫通電流が流れないので、前記したアナログ方式
と比較して回路の消費電力を抑えることが可能である。
【００１０】
【発明が解決しようとする課題】上記した図４に示すア
ナログ方式の出力インピーダンス調整回路では、前記中
間の電圧をアナログ制御部１２０において生成するとき
に、アナログ制御部１２０内で電源ＶＤＤと０Ｖとの間
に貫通電流が流れる。この貫通電流は、出力バッファ１
２１のトランジスタ１２１ａ、１２１ｂのゲート容量が
概して大きいために電流量も大きなものになり、回路の
消費電力が増大したり、回路の応答が遅くなってしまう
という問題点がある。
ナログ方式の出力インピーダンス調整回路では、前記中
間の電圧をアナログ制御部１２０において生成するとき
に、アナログ制御部１２０内で電源ＶＤＤと０Ｖとの間
に貫通電流が流れる。この貫通電流は、出力バッファ１
２１のトランジスタ１２１ａ、１２１ｂのゲート容量が
概して大きいために電流量も大きなものになり、回路の
消費電力が増大したり、回路の応答が遅くなってしまう
という問題点がある。
【００１１】また、アナログ制御部１２０において生成
される中間の電圧が温度の変化など何らかの要因で僅か
に変化すると、出力バッファ１２１のインピーダンスの
値が大きく変化してしまうために、上記した中間の電圧
は一定に保つ必要がある。したがって、そのための電位
安定化回路が余分に必要になる。
される中間の電圧が温度の変化など何らかの要因で僅か
に変化すると、出力バッファ１２１のインピーダンスの
値が大きく変化してしまうために、上記した中間の電圧
は一定に保つ必要がある。したがって、そのための電位
安定化回路が余分に必要になる。
【００１２】また、上記した図５に示すようなデジタル
方式の出力インピーダンス調整回路では、出力バッファ
１３１のインピーダンスの値の調整が、出力バッファ１
３１を構成するトランジスタのデジタル値の分割数によ
って制約され、段階的にしか行なえず、任意の値に無段
階に設定できない。このため、回路で設定した出力イン
ピーダンスの値と半導体装置のシステムのボード上の配
線インピーダンスとの間に誤差が生じて、出力インピー
ダンスの値の調整の精度が低下してしまうという問題点
がある。
方式の出力インピーダンス調整回路では、出力バッファ
１３１のインピーダンスの値の調整が、出力バッファ１
３１を構成するトランジスタのデジタル値の分割数によ
って制約され、段階的にしか行なえず、任意の値に無段
階に設定できない。このため、回路で設定した出力イン
ピーダンスの値と半導体装置のシステムのボード上の配
線インピーダンスとの間に誤差が生じて、出力インピー
ダンスの値の調整の精度が低下してしまうという問題点
がある。
【００１３】本発明はこのような課題に着目してなされ
たものであり、その目的とするところは、上記したアナ
ログ方式の問題とデジタル方式の問題とを解決して、回
路の消費電力の増大を最小限に抑えながら、出力インピ
ーダンスの値を無段階に調整することを可能にした半導
体集積回路を提供することにある。
たものであり、その目的とするところは、上記したアナ
ログ方式の問題とデジタル方式の問題とを解決して、回
路の消費電力の増大を最小限に抑えながら、出力インピ
ーダンスの値を無段階に調整することを可能にした半導
体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】上記した目的を達成する
ために、第１の発明に係る半導体集積回路は、出力バッ
ファを含むプログラマブルインピーダンス出力回路の出
力インピーダンスを調整するにあたって、モニタしたイ
ンピーダンスに基づいて、出力バッファのインピーダン
スの値を段階的に調整するデジタル調整回路と、モニタ
したインピーダンスに基づいて、出力バッファのインピ
ーダンスの値を無段階に調整するアナログ調整回路とを
組み合わせて調整を行なう。
ために、第１の発明に係る半導体集積回路は、出力バッ
ファを含むプログラマブルインピーダンス出力回路の出
力インピーダンスを調整するにあたって、モニタしたイ
ンピーダンスに基づいて、出力バッファのインピーダン
スの値を段階的に調整するデジタル調整回路と、モニタ
したインピーダンスに基づいて、出力バッファのインピ
ーダンスの値を無段階に調整するアナログ調整回路とを
組み合わせて調整を行なう。
【００１５】また、第２の発明に係る半導体集積回路
は、インピーダンスモニタと、各々が特定のインピーダ
ンスをもつ複数個のトランジスタから構成される第１の
出力バッファと、前記インピーダンスモニタからの信号
に基づいて、前記第１の出力バッファの複数のトランジ
スタを選択的に駆動して出力インピーダンスを調整する
デジタル制御部と、複数のトランジスタから構成される
第２の出力バッファと、前記インピーダンスモニタから
の信号に基づいて、前記第２のバッファの複数のトラン
ジスタのゲート電圧を変化させて出力インピーダンスを
調整するアナログ制御部とを具備する。
は、インピーダンスモニタと、各々が特定のインピーダ
ンスをもつ複数個のトランジスタから構成される第１の
出力バッファと、前記インピーダンスモニタからの信号
に基づいて、前記第１の出力バッファの複数のトランジ
スタを選択的に駆動して出力インピーダンスを調整する
デジタル制御部と、複数のトランジスタから構成される
第２の出力バッファと、前記インピーダンスモニタから
の信号に基づいて、前記第２のバッファの複数のトラン
ジスタのゲート電圧を変化させて出力インピーダンスを
調整するアナログ制御部とを具備する。
【００１６】また、第３の発明に係る半導体集積回路
は、インピーダンスモニタと、各々が特定のインピーダ
ンスをもつ複数個のトランジスタからなる第１の出力バ
ッファと、この複数個のトランジスタとは別個に設けら
れた一対のトランジスタとから構成される第２の出力バ
ッファとを含む出力バッファと、前記インピーダンスモ
ニタからの信号に基づいて、まず、前記第１の出力バッ
ファの複数個のトランジスタを選択的に駆動して出力イ
ンピーダンスを段階的に粗調整し、次に、前記第２の出
力バッファの一対のトランジスタのゲート電圧を変化さ
せて出力インピーダンスを無段階に微調整する制御部と
を具備する。
は、インピーダンスモニタと、各々が特定のインピーダ
ンスをもつ複数個のトランジスタからなる第１の出力バ
ッファと、この複数個のトランジスタとは別個に設けら
れた一対のトランジスタとから構成される第２の出力バ
ッファとを含む出力バッファと、前記インピーダンスモ
ニタからの信号に基づいて、まず、前記第１の出力バッ
ファの複数個のトランジスタを選択的に駆動して出力イ
ンピーダンスを段階的に粗調整し、次に、前記第２の出
力バッファの一対のトランジスタのゲート電圧を変化さ
せて出力インピーダンスを無段階に微調整する制御部と
を具備する。
【００１７】また、第４の発明に係る半導体集積回路
は、第２または第３の発明に係る半導体集積回路におい
て、前記第１のバッファを構成する複数個のトランジス
タは、第１群の複数個のＮＭＯＳトランジスタと、この
第１群の複数個のＮＭＯＳトランジスタと左右対称に構
成された第２群の複数個のＮＭＯＳトランジスタとから
なる。
は、第２または第３の発明に係る半導体集積回路におい
て、前記第１のバッファを構成する複数個のトランジス
タは、第１群の複数個のＮＭＯＳトランジスタと、この
第１群の複数個のＮＭＯＳトランジスタと左右対称に構
成された第２群の複数個のＮＭＯＳトランジスタとから
なる。
【００１８】また、第５の発明に係る半導体集積回路
は、第２または第３の発明に係る半導体集積回路におい
て、前記第１のバッファを構成する複数個のトランジス
タは、第１群の複数個のＰＭＯＳトランジスタと、この
第１群の複数個のＰＭＯＳトランジスタと左右対称に構
成された第２群の複数個のＮＭＯＳトランジスタとから
なる。
は、第２または第３の発明に係る半導体集積回路におい
て、前記第１のバッファを構成する複数個のトランジス
タは、第１群の複数個のＰＭＯＳトランジスタと、この
第１群の複数個のＰＭＯＳトランジスタと左右対称に構
成された第２群の複数個のＮＭＯＳトランジスタとから
なる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は本発明の第１実施形態
の構成を示す図である。図１の構成は、図４に示すアナ
ログ方式の構成と、図５に示すデジタル方式の構成とを
組み合わせた構成である。すなわち、図５に示す構成に
おいて、デジタル制御部１３０に加えてアナログ制御部
１３３を設け、ゲートがこのアナログ制御部１３３に接
続され、ドレインが電源ＶＤＤＱに接続され、ソースが
出力パッド１３２に接続されたＮＭＯＳトランジスタ１
３１−０と、ゲートが前記アナログ制御部１３３に接続
され、ドレインが出力パッド１３２に接続され、ソース
が接地されたＮＭＯＳトランジスタ１３１−０ とを、
出力バッファ１３１ の構成要素として新たに設けてい
る。ＮＭＯＳトランジスタ１３１−０と、ＮＭＯＳトラ
ンジスタ１３１−０とは、図４に示す出力バッファ１２
１のＮＭＯＳトランジスタ１２１ａ、１２１ｂに対応す
るものであり、かつ、それらのインピーダンスの値は、
最小のもの（ここでは１３１−１，１３１−１ ）を基
準にして８倍のインピーダンスになるように形成されて
いる。
施形態を詳細に説明する。図１は本発明の第１実施形態
の構成を示す図である。図１の構成は、図４に示すアナ
ログ方式の構成と、図５に示すデジタル方式の構成とを
組み合わせた構成である。すなわち、図５に示す構成に
おいて、デジタル制御部１３０に加えてアナログ制御部
１３３を設け、ゲートがこのアナログ制御部１３３に接
続され、ドレインが電源ＶＤＤＱに接続され、ソースが
出力パッド１３２に接続されたＮＭＯＳトランジスタ１
３１−０と、ゲートが前記アナログ制御部１３３に接続
され、ドレインが出力パッド１３２に接続され、ソース
が接地されたＮＭＯＳトランジスタ１３１−０ とを、
出力バッファ１３１ の構成要素として新たに設けてい
る。ＮＭＯＳトランジスタ１３１−０と、ＮＭＯＳトラ
ンジスタ１３１−０とは、図４に示す出力バッファ１２
１のＮＭＯＳトランジスタ１２１ａ、１２１ｂに対応す
るものであり、かつ、それらのインピーダンスの値は、
最小のもの（ここでは１３１−１，１３１−１ ）を基
準にして８倍のインピーダンスになるように形成されて
いる。
【００２０】上記した構成において、出力インピーダン
スを調整する場合は、まず粗調整を行なう。すなわち、
出力バッファ１３１ の各トランジスタに対して、デジ
タル制御部１３０の電源電圧ＶＤＤまたは基準電圧０Ｖ
を与えて、オンとなるトランジスタの数を制御すること
によって、出力バッファ１３１ のインピーダンスの値
をデジタル的に段階をつけて変化させる。これによっ
て、出力バッファ１３１のインピーダンスの値が実際に
設定したい値以下で、かつ、実際の値との誤差が最も小
さい値になるように設定する。次に、アナログ制御部１
３３によって、出力バッファ１３１ のインピーダンス
の値を実際に設定したい値に微調整する。このとき、ア
ナログ制御部１３３によって制御される出力バッファ１
３１ のトランジスタは、ゲート容量が小さいもの、す
なわち、インピーダンスの値が大きなものにしておく。
スを調整する場合は、まず粗調整を行なう。すなわち、
出力バッファ１３１ の各トランジスタに対して、デジ
タル制御部１３０の電源電圧ＶＤＤまたは基準電圧０Ｖ
を与えて、オンとなるトランジスタの数を制御すること
によって、出力バッファ１３１ のインピーダンスの値
をデジタル的に段階をつけて変化させる。これによっ
て、出力バッファ１３１のインピーダンスの値が実際に
設定したい値以下で、かつ、実際の値との誤差が最も小
さい値になるように設定する。次に、アナログ制御部１
３３によって、出力バッファ１３１ のインピーダンス
の値を実際に設定したい値に微調整する。このとき、ア
ナログ制御部１３３によって制御される出力バッファ１
３１ のトランジスタは、ゲート容量が小さいもの、す
なわち、インピーダンスの値が大きなものにしておく。
【００２１】上記した構成を用いることによって、上記
したアナログ方式の問題とデジタル方式の問題とを解決
して、回路の消費電力の増大を最小限に抑えながら、出
力インピーダンスの値を無段階に調整することができる
ようになる。
したアナログ方式の問題とデジタル方式の問題とを解決
して、回路の消費電力の増大を最小限に抑えながら、出
力インピーダンスの値を無段階に調整することができる
ようになる。
【００２２】なお、図１の構成では、デジタル制御部１
３０によって制御される出力バッファ１３１ のトラン
ジスタの個数を各トランジスタ群とも４個にし、このう
ちインピーダンスが最小のものを基準にして各トランジ
スタのインピーダンスを１倍、２倍、４倍、８倍に設定
しているが、トランジスタの個数及びインピーダンスの
値は任意の個数、任意の値に設定することができる。
３０によって制御される出力バッファ１３１ のトラン
ジスタの個数を各トランジスタ群とも４個にし、このう
ちインピーダンスが最小のものを基準にして各トランジ
スタのインピーダンスを１倍、２倍、４倍、８倍に設定
しているが、トランジスタの個数及びインピーダンスの
値は任意の個数、任意の値に設定することができる。
【００２３】また、図１では、アナログ制御部１３３に
よって制御されるトランジスタ１３１−０、１３１−０
のインピーダンスの値が、デジタル制御部１３０によ
って制御されるトランジスタのうちインピーダンスが最
大のもの（１３１−４、１３１−４ ）と同一である
が、これに限定されず、アナログ制御部１３３によって
制御されるトランジスタ１３１−０、１３１−０ のイ
ンピーダンスの値を、デジタル制御部１３０によって制
御されるトランジスタがもつ最小のインピーダンス以上
で、出力インピーダンスを無段階に調整できるような任
意の値に設定してもよい。
よって制御されるトランジスタ１３１−０、１３１−０
のインピーダンスの値が、デジタル制御部１３０によ
って制御されるトランジスタのうちインピーダンスが最
大のもの（１３１−４、１３１−４ ）と同一である
が、これに限定されず、アナログ制御部１３３によって
制御されるトランジスタ１３１−０、１３１−０ のイ
ンピーダンスの値を、デジタル制御部１３０によって制
御されるトランジスタがもつ最小のインピーダンス以上
で、出力インピーダンスを無段階に調整できるような任
意の値に設定してもよい。
【００２４】図２は上記した図１の構成の変形例を示す
図である。図１の構成では出力バッファ１３１ のトラ
ンジスタが全てＮＭＯＳトランジスタによって構成され
ているが、図２に示すように、出力バッファ１３１ の
うち第１のＮＭＯＳトランジスタ群１３１−１〜１３１
−５をＰＭＯＳトランジスタ１３１−６〜１３１〜１１
に置き換えて新たな出力バッファ１３１”を構成してい
る。このような構成においても図１に示す構成と全く同
じ効果が得られる。
図である。図１の構成では出力バッファ１３１ のトラ
ンジスタが全てＮＭＯＳトランジスタによって構成され
ているが、図２に示すように、出力バッファ１３１ の
うち第１のＮＭＯＳトランジスタ群１３１−１〜１３１
−５をＰＭＯＳトランジスタ１３１−６〜１３１〜１１
に置き換えて新たな出力バッファ１３１”を構成してい
る。このような構成においても図１に示す構成と全く同
じ効果が得られる。
【００２５】
【発明の効果】本発明によれば、アナログ方式の問題と
デジタル方式の問題とを解決して、回路の消費電力の増
大を最小限に抑えながら、出力インピーダンスの値を無
段階に調整することを可能にした半導体集積回路を提供
することができる。
デジタル方式の問題とを解決して、回路の消費電力の増
大を最小限に抑えながら、出力インピーダンスの値を無
段階に調整することを可能にした半導体集積回路を提供
することができる。
【図１】本発明の第１実施形態に係る半導体集積回路の
構成を示す図である。
構成を示す図である。
【図２】本発明の第２実施形態に係る半導体集積回路の
構成を示す図である。
構成を示す図である。
【図３】プログラマブルインピーダンス出力回路の構成
を示す図である。
を示す図である。
【図４】アナログ方式の出力インピーダンス調整回路の
構成を示す図である。
構成を示す図である。
【図５】デジタル方式の出力インピーダンス調整回路の
構成を示す図である。
構成を示す図である。
１００…抵抗、 １０１…電流モニタ、 １０２…制御部、 １０３…出力バッファ、 １０４、１２２、１３２…出力パッド、 １０５…パッド、 １２０、１３３…アナログ制御部、 １２１、１３１、１３１ 、１３１”…出力バッファ、 １３０…デジタル制御部。
Claims (5)
- 【請求項１】 出力バッファを含むプログラマブルイン
ピーダンス出力回路の出力インピーダンスを調整するに
あたって、モニタしたインピーダンスに基づいて、出力
バッファのインピーダンスの値を段階的に調整するデジ
タル調整回路と、モニタしたインピーダンスに基づい
て、出力バッファのインピーダンスの値を無段階に調整
するアナログ調整回路とを組み合わせて調整を行なうこ
とを特徴とする半導体集積回路。 - 【請求項２】 インピーダンスモニタと、 各々が特定のインピーダンスをもつ複数個のトランジス
タから構成される第１の出力バッファと、 前記インピーダンスモニタからの信号に基づいて、前記
第１の出力バッファの複数のトランジスタを選択的に駆
動して出力インピーダンスを調整するデジタル制御部
と、 複数のトランジスタから構成される第２の出力バッファ
と、 前記インピーダンスモニタからの信号に基づいて、前記
第２のバッファの複数のトランジスタのゲート電圧を変
化させて出力インピーダンスを調整するアナログ制御部
と、を具備したことを特徴とする半導体集積回路。 - 【請求項３】 インピーダンスモニタと、 各々が特定のインピーダンスをもつ複数個のトランジス
タからなる第１の出力バッファと、この複数個のトラン
ジスタとは別個に設けられた一対のトランジスタとから
構成される第２の出力バッファとを含む出力バッファ
と、 前記インピーダンスモニタからの信号に基づいて、ま
ず、前記第１の出力バッファの複数個のトランジスタを
選択的に駆動して出力インピーダンスを段階的に粗調整
し、次に、前記第２の出力バッファの一対のトランジス
タのゲート電圧を変化させて出力インピーダンスを無段
階に微調整する制御部と、を具備したことを特徴とする
半導体集積回路。 - 【請求項４】 前記第１のバッファを構成する複数個の
トランジスタは、第１群の複数個のＮＭＯＳトランジス
タと、この第１群の複数個のＮＭＯＳトランジスタと左
右対称に構成された第２群の複数個のＮＭＯＳトランジ
スタとからなることを特徴とする請求項２または３記載
の半導体集積回路。 - 【請求項５】 前記第１のバッファを構成する複数個の
トランジスタは、第１群の複数個のＰＭＯＳトランジス
タと、この第１群の複数個のＰＭＯＳトランジスタと左
右対称に構成された第２群の複数個のＮＭＯＳトランジ
スタとからなることを特徴とする請求項２または３記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305929A JPH11145814A (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305929A JPH11145814A (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145814A true JPH11145814A (ja) | 1999-05-28 |
Family
ID=17951005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9305929A Pending JPH11145814A (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145814A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027930A3 (en) * | 2000-09-29 | 2002-05-16 | Intel Corp | Dynamic swing voltage adjustment |
| WO2004061690A3 (en) * | 2002-12-31 | 2005-03-24 | Intel Corp | Apparatus and method for bus signal termination compensation during detected quiet cycle |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
-
1997
- 1997-11-07 JP JP9305929A patent/JPH11145814A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027930A3 (en) * | 2000-09-29 | 2002-05-16 | Intel Corp | Dynamic swing voltage adjustment |
| US6693450B1 (en) | 2000-09-29 | 2004-02-17 | Intel Corporation | Dynamic swing voltage adjustment |
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| US7227377B2 (en) | 2002-12-31 | 2007-06-05 | Intel Corporation | Apparatus and method for bus signal termination compensation during detected quiet cycle |
| CN100367260C (zh) * | 2002-12-31 | 2008-02-06 | 英特尔公司 | 在检测到的静态循环中对总线信号终端进行补偿的装置和方法 |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
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