JPH051981B2 - - Google Patents
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- JPH051981B2 JPH051981B2 JP61008392A JP839286A JPH051981B2 JP H051981 B2 JPH051981 B2 JP H051981B2 JP 61008392 A JP61008392 A JP 61008392A JP 839286 A JP839286 A JP 839286A JP H051981 B2 JPH051981 B2 JP H051981B2
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 28
- 230000010354 integration Effects 0.000 description 8
- 101100225046 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ecl2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、トランジスタと抵抗の組合わせから
なり結線によつて各種のECLあるいはCMLの電
流切換型論理回路を構成するセルをアレイ状に配
設したゲートアレイにおいて、比較的高抵抗とな
るノイズリミツタ抵抗を一部チヤネル領域にはみ
出させ各セルの３辺の周辺部に配設するとともに
抵抗パターンの両端を各々セルの中に配設するよ
うにした。これにより高機能論理回路の配線を従
来より簡単にできるとともに高集積化も可能にし
たものである。
なり結線によつて各種のECLあるいはCMLの電
流切換型論理回路を構成するセルをアレイ状に配
設したゲートアレイにおいて、比較的高抵抗とな
るノイズリミツタ抵抗を一部チヤネル領域にはみ
出させ各セルの３辺の周辺部に配設するとともに
抵抗パターンの両端を各々セルの中に配設するよ
うにした。これにより高機能論理回路の配線を従
来より簡単にできるとともに高集積化も可能にし
たものである。
本発明は、半導体集積回路に係り、特にチツプ
の中央部にアレイ状に配置された複数の内部セル
とチヤネル領域からなる内部ゲートセル領域を有
するゲートアレイのセルの構造に関する。
の中央部にアレイ状に配置された複数の内部セル
とチヤネル領域からなる内部ゲートセル領域を有
するゲートアレイのセルの構造に関する。
第７図は、従来のECLゲートアレイの一部を
構成するトランジスタと抵抗の組合わせからなる
セル１，１，１，１及び各ECLゲートアレイセ
ルの基準レベル信号を与えるための基準レベル発
生回路２を示すもので、ノイズリミツタ抵抗３は
２個のセル１，１にまたがつて配設されていた。
またトランジスタ４もセルの周辺に配設されてい
た上に、抵抗５は各セルの外部のチヤネル領域６
に配設されていた。
構成するトランジスタと抵抗の組合わせからなる
セル１，１，１，１及び各ECLゲートアレイセ
ルの基準レベル信号を与えるための基準レベル発
生回路２を示すもので、ノイズリミツタ抵抗３は
２個のセル１，１にまたがつて配設されていた。
またトランジスタ４もセルの周辺に配設されてい
た上に、抵抗５は各セルの外部のチヤネル領域６
に配設されていた。
従来のECLゲートアレイでは、各素子の集積
度が十分でないため、比較的広面積を必要とする
ノイズリミツタ抵抗３が２個のセル１，１にまた
がつて配設されている。このため、１個のECL
縦積みゲートを形成するために、２個のセルが必
要である上に、ノイズリミツタ抵抗３及びトラン
ジスタ４の配置が最適化されていないので、高集
積化に限界があつた。
度が十分でないため、比較的広面積を必要とする
ノイズリミツタ抵抗３が２個のセル１，１にまた
がつて配設されている。このため、１個のECL
縦積みゲートを形成するために、２個のセルが必
要である上に、ノイズリミツタ抵抗３及びトラン
ジスタ４の配置が最適化されていないので、高集
積化に限界があつた。
従つて、本発明は、上記従来の欠点に鑑みて比
較的大面積を占めるノイズリミツタ抵抗の配置及
びトランジスタの配置を最適化することによつて
集積度を上げ、これによつて１つのセルで１つの
ECL縦積みゲートを構成できるようにした半導
体集積回路を提供することを目的とする。
較的大面積を占めるノイズリミツタ抵抗の配置及
びトランジスタの配置を最適化することによつて
集積度を上げ、これによつて１つのセルで１つの
ECL縦積みゲートを構成できるようにした半導
体集積回路を提供することを目的とする。
本発明の半導体集積回路においては、チツプの
中央部にアレイ状に配置された複数の内部セルと
チヤネル領域からなる内部ゲートセル領域を有す
るゲートアレイにおいて、少なくとも１つの内部
セルは抵抗パターンを有し、前記抵抗パターンは
その一部がチヤネル領域にはみ出して配設されて
なることを特徴とする。
中央部にアレイ状に配置された複数の内部セルと
チヤネル領域からなる内部ゲートセル領域を有す
るゲートアレイにおいて、少なくとも１つの内部
セルは抵抗パターンを有し、前記抵抗パターンは
その一部がチヤネル領域にはみ出して配設されて
なることを特徴とする。
本発明では、比較的大きな面積を必要とする抵
抗パターンを、その一部がチヤネル領域にはみ出
すように形成しているので、その分だけ内部セル
の面積を小さくすることができ、高集積化が可能
となる。また、抵抗パターンを内部セルの少なく
とも３辺の周辺部近傍に配設し、且つ抵抗パター
ンの両端を各々内部セルの中に配設するから、内
部セルの各素子の配置が抵抗パターンの形状に邪
魔されず、内部セル内の素子配置の自由度が高く
なる。特にECL縦積ゲートの電流切り換え動作
に伴うノイズリミツタ抵抗のような高い抵抗値を
要する抵抗パターンに、有効に適用される。
抗パターンを、その一部がチヤネル領域にはみ出
すように形成しているので、その分だけ内部セル
の面積を小さくすることができ、高集積化が可能
となる。また、抵抗パターンを内部セルの少なく
とも３辺の周辺部近傍に配設し、且つ抵抗パター
ンの両端を各々内部セルの中に配設するから、内
部セルの各素子の配置が抵抗パターンの形状に邪
魔されず、内部セル内の素子配置の自由度が高く
なる。特にECL縦積ゲートの電流切り換え動作
に伴うノイズリミツタ抵抗のような高い抵抗値を
要する抵抗パターンに、有効に適用される。
以下、図面を参照して本発明の一実施例を説明
する。
する。
第２図は、ゲートアレイLSIチツプのレイアウ
トを示すものであり、チツプ１１の周辺部には信
号入出用の複数のパツド１２を配設し、そしてそ
の内部にＩ／Ｏバツフアゲートセル領域１３を介
してマトリクス状に配設された多数の内部セルか
らなる内部ゲートセル領域１４を有するものであ
る。
トを示すものであり、チツプ１１の周辺部には信
号入出用の複数のパツド１２を配設し、そしてそ
の内部にＩ／Ｏバツフアゲートセル領域１３を介
してマトリクス状に配設された多数の内部セルか
らなる内部ゲートセル領域１４を有するものであ
る。
第１図ａに、本発明に従う内部ゲートセルの一
実施例の平面図を示す。第２図に示した内部ゲー
トセル領域１４から４個のセル１５，１５，１
５，１５を取り出したもので１層目の１つのセル
１５は２層目の２本の平行なVEE電源ライン１７
及びVcc電源ライン１６にまたがるようにして配
設される。ノイズリミツタ抵抗１８は各セル１５
の少なくとも３つの外周部近傍に配設されてい
る。そして、セル１５の図において上、下の部分
は１層目チヤネル領域１９であり、電源ライン１
６，１７の間は２層目チヤネル領域２０である。
実施例の平面図を示す。第２図に示した内部ゲー
トセル領域１４から４個のセル１５，１５，１
５，１５を取り出したもので１層目の１つのセル
１５は２層目の２本の平行なVEE電源ライン１７
及びVcc電源ライン１６にまたがるようにして配
設される。ノイズリミツタ抵抗１８は各セル１５
の少なくとも３つの外周部近傍に配設されてい
る。そして、セル１５の図において上、下の部分
は１層目チヤネル領域１９であり、電源ライン１
６，１７の間は２層目チヤネル領域２０である。
第１図ｂは第１図ａのセル１５，１５のレイア
ウトを拡大して示したものである。即ちノイズリ
ミツタ抵抗１８は入力ゲート用トランジスタ２１
の近くから一端が発し、セル１５の４辺のうち３
辺に沿つてセル１５の中央部の入力ゲート用トラ
ンジスタ２１や他のトランジスタ２２，２３等の
素子を取り囲むように配設され、その他端は再び
入力ゲート用トランジスタ２１の近くで終端して
いる。
ウトを拡大して示したものである。即ちノイズリ
ミツタ抵抗１８は入力ゲート用トランジスタ２１
の近くから一端が発し、セル１５の４辺のうち３
辺に沿つてセル１５の中央部の入力ゲート用トラ
ンジスタ２１や他のトランジスタ２２，２３等の
素子を取り囲むように配設され、その他端は再び
入力ゲート用トランジスタ２１の近くで終端して
いる。
ノイズリミツタ抵抗１８の一部は１層目チヤネ
ル領域１９にもはみだして配設されている。また
入力ゲート用トランジスタ２１はセル１５の中央
付近すなわち電源ライン１６，１７の中間部に配
設されており抵抗２４はすべてセル１５の内部に
配設されている。ノイズリミツタ抵抗１８の１層
目チヤネル領域１９内での大きさを変化すること
によつて容易に、その抵抗値を調整できる。
ル領域１９にもはみだして配設されている。また
入力ゲート用トランジスタ２１はセル１５の中央
付近すなわち電源ライン１６，１７の中間部に配
設されており抵抗２４はすべてセル１５の内部に
配設されている。ノイズリミツタ抵抗１８の１層
目チヤネル領域１９内での大きさを変化すること
によつて容易に、その抵抗値を調整できる。
以下に、係るトランジスタと抵抗との組合わせ
からなる１つのセルを用いて、ECLゲートの実
施例につき詳細に説明する。
からなる１つのセルを用いて、ECLゲートの実
施例につき詳細に説明する。
第３図ａ，ｂ，ｃは、それぞれ定電流型ECL4
入力OR／NOR回路の回路図、ブロツク図、半導
体集積回路のパターン図である。
入力OR／NOR回路の回路図、ブロツク図、半導
体集積回路のパターン図である。
まず、第３図ａ，ｂを用いて、ECLゲートを
構成する４入力OR／NOR回路を説明する。
構成する４入力OR／NOR回路を説明する。
ベースエミツタ間の順方向電圧降下をVD（約
0.7V）とする。トランジスタT6は定電流を作る
素子で、I1＝（Vcs−VD−VEE）／R4のエミツタ電
流によつてそれにほぼ等しいコレクタ電流を流
す。トランジスタT1〜T4は共通エミツタ、共通
コレクタのトランジスタであるからこれらの共通
エミツタとトランジスタT5のエミツタとが共通
となつて電流切換型のOR／NORゲートを形成す
る。
0.7V）とする。トランジスタT6は定電流を作る
素子で、I1＝（Vcs−VD−VEE）／R4のエミツタ電
流によつてそれにほぼ等しいコレクタ電流を流
す。トランジスタT1〜T4は共通エミツタ、共通
コレクタのトランジスタであるからこれらの共通
エミツタとトランジスタT5のエミツタとが共通
となつて電流切換型のOR／NORゲートを形成す
る。
すなわち、例えばトランジスタT1の入力IN1が
HighレベルとなるとVcc電源ラインから抵抗R1，
R2とトランジスタT1のコレクタ・エミツタ間を
介して定電流I1＝（Vcs−VD−VEE）／R4が流れ、
トランジスタT1〜T4の共通コレクタ端子はVcc−
（R1＋R2）×I1のLowレベルとなり、エミツタフ
オロアトランジスタT7のエミツタはそれよりも
VDだけ低いLowレベルとなる。トランジスタT1
〜T4の入力IN1，IN2，IN3，IN4のうち少なくと
も１つがHighレベルのとき、トランジスタT7の
エミツタはLowレベルとなるからNORゲートと
して働く。
HighレベルとなるとVcc電源ラインから抵抗R1，
R2とトランジスタT1のコレクタ・エミツタ間を
介して定電流I1＝（Vcs−VD−VEE）／R4が流れ、
トランジスタT1〜T4の共通コレクタ端子はVcc−
（R1＋R2）×I1のLowレベルとなり、エミツタフ
オロアトランジスタT7のエミツタはそれよりも
VDだけ低いLowレベルとなる。トランジスタT1
〜T4の入力IN1，IN2，IN3，IN4のうち少なくと
も１つがHighレベルのとき、トランジスタT7の
エミツタはLowレベルとなるからNORゲートと
して働く。
一方、トランジスタT1〜T4の入力のうち少な
くとも１つがHighレベルのときトランジスタT5
はオフ状態であるから、トランジスタT5のコレ
クタは、 Vcc−R1×（Vcs−VD−VEE）／R4のHighレベル
となり、エミツタフオロアトランジスタT8のエ
ミツタは、それよりもVDだけ低いHighレベルと
なる。従つて、トランジスタT8のエミツタ出力
はOR論理として働く。なおＣは図示しない基準
レベル発生回路から基準電圧Vref端子に入力さ
れた基準レベル信号のノイズ防止用容量である。
くとも１つがHighレベルのときトランジスタT5
はオフ状態であるから、トランジスタT5のコレ
クタは、 Vcc−R1×（Vcs−VD−VEE）／R4のHighレベル
となり、エミツタフオロアトランジスタT8のエ
ミツタは、それよりもVDだけ低いHighレベルと
なる。従つて、トランジスタT8のエミツタ出力
はOR論理として働く。なおＣは図示しない基準
レベル発生回路から基準電圧Vref端子に入力さ
れた基準レベル信号のノイズ防止用容量である。
第３図ｃは、第３図ａ及びｂに示した４入力
OR／NOR回路を本発明に従つて配置されたゲー
トセル上でいかに実現するかを示したものであ
り、各配線は太線で示され、各トランジスタ及び
抵抗、また入力及び出力はそれぞれ第３図ａ及び
ｂに示したものと対応するので同一符号を用いて
示し、詳細な説明は省略する。なお、セル１５の
両側辺部に重畳して二層目配線としてVcc電源ラ
イン１６，VEE電源ライン１７が設けられ、この
電源ライン１６，１７の間のセル１５の中央部に
入力ゲート用トランジスタ２１を形成するトラン
ジスタT1〜T4が配設される。
OR／NOR回路を本発明に従つて配置されたゲー
トセル上でいかに実現するかを示したものであ
り、各配線は太線で示され、各トランジスタ及び
抵抗、また入力及び出力はそれぞれ第３図ａ及び
ｂに示したものと対応するので同一符号を用いて
示し、詳細な説明は省略する。なお、セル１５の
両側辺部に重畳して二層目配線としてVcc電源ラ
イン１６，VEE電源ライン１７が設けられ、この
電源ライン１６，１７の間のセル１５の中央部に
入力ゲート用トランジスタ２１を形成するトラン
ジスタT1〜T4が配設される。
ノイズリミツタ抵抗１８は、その一部がチヤネ
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されているので、結線
はされていないが、他の素子の配線の妨げとなら
ないように配慮されている。そのため、その部分
だけ内部セルの面積を小さくすることができ、高
集積化が可能となる。また、内部セルの各素子の
配置が抵抗パターンの形状に邪魔されず、内部セ
ル内の素子配置の自由度が高くなる。
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されているので、結線
はされていないが、他の素子の配線の妨げとなら
ないように配慮されている。そのため、その部分
だけ内部セルの面積を小さくすることができ、高
集積化が可能となる。また、内部セルの各素子の
配置が抵抗パターンの形状に邪魔されず、内部セ
ル内の素子配置の自由度が高くなる。
第４図ａ，ｂ，ｃは、それぞれ定電流型ECL2
入力NOR回路の回路図、ブロツク図、半導体集
積回路のパターン図である。
入力NOR回路の回路図、ブロツク図、半導体集
積回路のパターン図である。
まず、２入力NORECL回路を第４図ａ，ｂを
参照して説明する。
参照して説明する。
トランジスタT4，T9は定電流を作る素子でI1
＝（Vcs−VD−VEE）／R3｛I2＝（Vcs−VD−VEE）／
R7｝のエミツタ電流によつて、それにほぼ等し
いコレクタ電流を流す。トランジスタT1，T2，
T7，T6は共通エミツタ・コレクタのトランジス
タであるから、これらの共通エミツタとトランジ
スタT3，T8のエミツタとが共通となつて電流切
換型の２入力NORゲートを形成する。
＝（Vcs−VD−VEE）／R3｛I2＝（Vcs−VD−VEE）／
R7｝のエミツタ電流によつて、それにほぼ等し
いコレクタ電流を流す。トランジスタT1，T2，
T7，T6は共通エミツタ・コレクタのトランジス
タであるから、これらの共通エミツタとトランジ
スタT3，T8のエミツタとが共通となつて電流切
換型の２入力NORゲートを形成する。
すなわち、トランジスタT1，T6の入力IA1，IB1
がHighレベルとなると、Vcc電源ラインから抵抗
R1，R2とトランジスタT1，T6のコレクタ・エミ
ツタ間を介して上記定電流I1，I2が流れ、トラン
ジスタT1，T2，T6，T7の共通コレクタはLowレ
ベルとなり、エミツタフオロアトランジスタT5，
T10のエミツタはそれよりも電圧VDだけ低いLow
レベルとなる。トランジスタT1，T2，T6，T7の
入力IA1，IA2，IB1，IB2のうち少なくとも１つ
がHighレベルのときトランジスタT5，T10のエ
ミツタはLowレベルとなるから、２入力NORゲ
ートとして働く。
がHighレベルとなると、Vcc電源ラインから抵抗
R1，R2とトランジスタT1，T6のコレクタ・エミ
ツタ間を介して上記定電流I1，I2が流れ、トラン
ジスタT1，T2，T6，T7の共通コレクタはLowレ
ベルとなり、エミツタフオロアトランジスタT5，
T10のエミツタはそれよりも電圧VDだけ低いLow
レベルとなる。トランジスタT1，T2，T6，T7の
入力IA1，IA2，IB1，IB2のうち少なくとも１つ
がHighレベルのときトランジスタT5，T10のエ
ミツタはLowレベルとなるから、２入力NORゲ
ートとして働く。
第４図ｃは、第４図ａ及びｂに示した２入力
NOR回路を本発明に従つて配置されたゲートセ
ル上でいかに実現するかを示したものであり、各
配線は太線で示され、各トランジスタ及び抵抗、
また入力及び出力はそれぞれ第４図ａ及びｂに示
したものと対応するので同一符号を用いて示し、
詳細な説明は省略する。なお、セル１５の両側辺
部に重畳して二層目配線としてVcc電源ライン１
６，VEE電源ライン１７が設けられ、この電源ラ
イン１６，１７の間のセル１５の中央部に入力ゲ
ート用トランジスタ２１を形成するトランジスタ
T1，T2，T6，T7が配設される。
NOR回路を本発明に従つて配置されたゲートセ
ル上でいかに実現するかを示したものであり、各
配線は太線で示され、各トランジスタ及び抵抗、
また入力及び出力はそれぞれ第４図ａ及びｂに示
したものと対応するので同一符号を用いて示し、
詳細な説明は省略する。なお、セル１５の両側辺
部に重畳して二層目配線としてVcc電源ライン１
６，VEE電源ライン１７が設けられ、この電源ラ
イン１６，１７の間のセル１５の中央部に入力ゲ
ート用トランジスタ２１を形成するトランジスタ
T1，T2，T6，T7が配設される。
ノイズリミツタ抵抗１８は、その一部がチヤネ
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されているので、結線
はされていないが、他の素子の配線の妨げとなら
ないように考慮されている。
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されているので、結線
はされていないが、他の素子の配線の妨げとなら
ないように考慮されている。
第５図ａ，ｂ，ｃは、それぞれ定電流型
ECLAND／NAND回路の回路図、ブロツク図、
半導体集積回路のパターン図である。
ECLAND／NAND回路の回路図、ブロツク図、
半導体集積回路のパターン図である。
まず、縦積みECLAND／NAND回路を第５図
ａ，ｂを参照して説明する。
ａ，ｂを参照して説明する。
ベース・エミツタ間の順方向電圧降下をVD（約
0.7V）とする。入力IB1，IB2，IA1，IA2がそれ
ぞれ加えられるトランジスタT7，T8及びトラン
ジスタT1，T2のそれぞれのペアは共通エミツタ、
共通コレクタで接続されているからオアゲートと
して働く。
0.7V）とする。入力IB1，IB2，IA1，IA2がそれ
ぞれ加えられるトランジスタT7，T8及びトラン
ジスタT1，T2のそれぞれのペアは共通エミツタ、
共通コレクタで接続されているからオアゲートと
して働く。
例えば、トランジスタT7とトランジスタT8の
ペアでトランジスタT7のベースにHighレベルV1
が入力されたとすると、トランジスタT4のベー
ス端子にはV1−2VDのHighレベルが入力される。
即ちトランジスタT5のベースに入力されている
基準電圧Vref2の電圧値よりも高いレベルが入力
される。
ペアでトランジスタT7のベースにHighレベルV1
が入力されたとすると、トランジスタT4のベー
ス端子にはV1−2VDのHighレベルが入力される。
即ちトランジスタT5のベースに入力されている
基準電圧Vref2の電圧値よりも高いレベルが入力
される。
従つて、トランジスタT5と共通エミツタとな
つて電流切換型のゲートを構成しているので、ト
ランジスタT4がオン状態でトランジスタT5がオ
フ状態となり、トランジスタT4のコレクタに定
電流、すなわちI1＝（Vcs−VD−VEE）／R4の電流
が流れる。この状態で更にトランジスタT1のベ
ース入力である入力IA1がトランジスタT3のベー
ス入力に印加されている基準電圧Vref1よりも高
い電圧となつているとき、トランジスタT1がト
ランジスタT2の状態に無関係にオン状態となり、
トランジスタT3はオフ状態となる。
つて電流切換型のゲートを構成しているので、ト
ランジスタT4がオン状態でトランジスタT5がオ
フ状態となり、トランジスタT4のコレクタに定
電流、すなわちI1＝（Vcs−VD−VEE）／R4の電流
が流れる。この状態で更にトランジスタT1のベ
ース入力である入力IA1がトランジスタT3のベー
ス入力に印加されている基準電圧Vref1よりも高
い電圧となつているとき、トランジスタT1がト
ランジスタT2の状態に無関係にオン状態となり、
トランジスタT3はオフ状態となる。
従つて、前記定電流は抵抗R1，R2とトランジ
スタT1のコレクタ・エミツタ間及びトランジス
タT4のコレクタ・エミツタ間を介して流れるこ
とになる。トランジスタT1またはトランジスタ
T2の少なくとも１つのベースにHighレベルが入
力され、トランジスタT7またはトランジスタT8
の少なくとも１つのベースにHighレベルが印加
されると、抵抗R1，R2及びトランジスタT1また
はトランジスタT2のどちらかを介して電流が流
れ、その電流がトランジスタT4を介してトラン
ジスタT6のエミツタに流れることになる。この
ときトランジスタT1とトランジスタT2の共通コ
レクタはVcc−（R1＋R2）×I1のLowレベルとな
り、トランジスタT10のエミツタはそれよりもVD
だけ低いLowレベルとなり、NANDゲートとし
て働く。
スタT1のコレクタ・エミツタ間及びトランジス
タT4のコレクタ・エミツタ間を介して流れるこ
とになる。トランジスタT1またはトランジスタ
T2の少なくとも１つのベースにHighレベルが入
力され、トランジスタT7またはトランジスタT8
の少なくとも１つのベースにHighレベルが印加
されると、抵抗R1，R2及びトランジスタT1また
はトランジスタT2のどちらかを介して電流が流
れ、その電流がトランジスタT4を介してトラン
ジスタT6のエミツタに流れることになる。この
ときトランジスタT1とトランジスタT2の共通コ
レクタはVcc−（R1＋R2）×I1のLowレベルとな
り、トランジスタT10のエミツタはそれよりもVD
だけ低いLowレベルとなり、NANDゲートとし
て働く。
すなわち、例えば、トランジスタT1またはト
ランジスタT2がオンでトランジスタT4がオンの
ときのみトランジスタT10はLowレベルとなる。
このときトランジスタT3はオフ状態であるから
トランジスタT3のコレクタ端子はVcc−R1I1の
Highレベルとなり、トランジスタT9のエミツタ
端子はそれよりもVDだけ低いHighレベルとな
る。
ランジスタT2がオンでトランジスタT4がオンの
ときのみトランジスタT10はLowレベルとなる。
このときトランジスタT3はオフ状態であるから
トランジスタT3のコレクタ端子はVcc−R1I1の
Highレベルとなり、トランジスタT9のエミツタ
端子はそれよりもVDだけ低いHighレベルとな
る。
すなわち、トランジスタT3のコレクタ端子の
論理はトランジスタT1，T2の共通コレクタ端子
の論理とは逆であるからANDとして働き、トラ
ンジスタT9のエミツタはその共通コレクタ端子
の電圧よりVDだけ低いが同じ論理であるから
ANDとして働く。
論理はトランジスタT1，T2の共通コレクタ端子
の論理とは逆であるからANDとして働き、トラ
ンジスタT9のエミツタはその共通コレクタ端子
の電圧よりVDだけ低いが同じ論理であるから
ANDとして働く。
ノイズリミツタ抵抗１８はトランジスタT4と
トランジスタT5のコレクタ間に接続され、カレ
ント切換動作が行われるときに、一方のトランジ
スタ例えばトランジスタT4が完全にオフとなら
ないように、リーク電流を流すことによつて、ノ
イズ発生を防止するためのものである。
トランジスタT5のコレクタ間に接続され、カレ
ント切換動作が行われるときに、一方のトランジ
スタ例えばトランジスタT4が完全にオフとなら
ないように、リーク電流を流すことによつて、ノ
イズ発生を防止するためのものである。
第５図ｃは、第５図ａ及びｂに示したAND／
NAND回路を本発明に従つて配置されたゲート
セル上でいかに実現するかを示したものであり、
各配線は太線で示され、各トランジスタ及び抵
抗、また入力及び出力はそれぞれ第５図ａ及びｂ
に示したものと対応するので同一符号を用いて示
し、詳細な説明は省略する。なお、セル１５の両
側辺部に重畳して二層目配線としてVcc電源ライ
ン１６，VEE電源ライン１７が設けられ、この電
源ライン１６，１７の間のセル１５の中央部に入
力ゲートトランジスタ２１を形成するトランジス
タT1，T2，T4，T5が配設される。
NAND回路を本発明に従つて配置されたゲート
セル上でいかに実現するかを示したものであり、
各配線は太線で示され、各トランジスタ及び抵
抗、また入力及び出力はそれぞれ第５図ａ及びｂ
に示したものと対応するので同一符号を用いて示
し、詳細な説明は省略する。なお、セル１５の両
側辺部に重畳して二層目配線としてVcc電源ライ
ン１６，VEE電源ライン１７が設けられ、この電
源ライン１６，１７の間のセル１５の中央部に入
力ゲートトランジスタ２１を形成するトランジス
タT1，T2，T4，T5が配設される。
ノイズリミツタ抵抗１８は、その一部がチヤネ
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されている。
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８は、セル１５の周囲の少なく
とも３辺の近傍に沿つて配設され、且つ両端がそ
れぞれセル１５の中に配設されている。
第６図ａ，ｂ，ｃはそれぞれ定電流型ECL Ｄ
−ラツチ回路の回路図、ブロツク図、半導体集積
回路のパターン図である。
−ラツチ回路の回路図、ブロツク図、半導体集積
回路のパターン図である。
まず、第６図ａ，ｂを参照して縦積みECL Ｄ
−ラツチ回路を説明する。
−ラツチ回路を説明する。
トランジスタT7とトランジスタT8は共通エミ
ツタとなつているから電流切換型ゲートを構成
し、その共通エミツタに接続されたトランジスタ
T9によつて、定電流I1＝（Vcs−VD−VEE）／R4が
トランジスタT7またはトランジスタT8のどちら
かのトランジスタのコレクタ・エミツタ間に電流
が流れる。
ツタとなつているから電流切換型ゲートを構成
し、その共通エミツタに接続されたトランジスタ
T9によつて、定電流I1＝（Vcs−VD−VEE）／R4が
トランジスタT7またはトランジスタT8のどちら
かのトランジスタのコレクタ・エミツタ間に電流
が流れる。
例えば、トランジスタT1のベースに入力され
るクロツクCLKの電圧がV1のHighレベルである
とき、トランジスタT7のベースにはその電圧よ
りもV1−2VDのHighレベルが印加されトランジ
スタT7がオン、トランジスタT8がオフの状態を
形成する。トランジスタT3とトランジスタT4は
共通エミツタとなり、しかもトランジスタT4の
コレクタがトランジスタT11のエミツタ及び抵抗
R8を介してトランジスタT3のベースに接続され、
トランジスタT3のコレクタがトランジスタT10の
エミツタ及び抵抗R7を介してトランジスタT4に
ベース接続されているのでフリツプフロツプを構
成している。
るクロツクCLKの電圧がV1のHighレベルである
とき、トランジスタT7のベースにはその電圧よ
りもV1−2VDのHighレベルが印加されトランジ
スタT7がオン、トランジスタT8がオフの状態を
形成する。トランジスタT3とトランジスタT4は
共通エミツタとなり、しかもトランジスタT4の
コレクタがトランジスタT11のエミツタ及び抵抗
R8を介してトランジスタT3のベースに接続され、
トランジスタT3のコレクタがトランジスタT10の
エミツタ及び抵抗R7を介してトランジスタT4に
ベース接続されているのでフリツプフロツプを構
成している。
例えば、トランジスタT3がオンでトランジス
タT4がオフとする場合、トランジスタT3には抵
抗R1，R2を介して電流がトランジスタT3のコレ
クタ・エミツタ間そしてトランジスタT7を介し
てI1の電流が流れ、トランジスタT10のエミツタ
にはV10＝｛Vcc−（R1＋R2）／I1｝−VD（トランジ
スタT10ベース・エミツタ間電圧）の電圧が加え
られる。
タT4がオフとする場合、トランジスタT3には抵
抗R1，R2を介して電流がトランジスタT3のコレ
クタ・エミツタ間そしてトランジスタT7を介し
てI1の電流が流れ、トランジスタT10のエミツタ
にはV10＝｛Vcc−（R1＋R2）／I1｝−VD（トランジ
スタT10ベース・エミツタ間電圧）の電圧が加え
られる。
トランジスタT10のエミツタにはI10＝V10−
VEE／（R7＋R5）が流れるからトランジスタT4
のベース端子にはV10−R7×I10のLowレベルが加
わる。すなわちトランジスタT3のベースがHigh
レベルのときにはトランジスタT4のベースは
Lowとなり、オントランジスタT3のコレクタは
Lowレベル、オフトランジスタT4のコレクタは
Highレベルとなつて双安定状態となる。
VEE／（R7＋R5）が流れるからトランジスタT4
のベース端子にはV10−R7×I10のLowレベルが加
わる。すなわちトランジスタT3のベースがHigh
レベルのときにはトランジスタT4のベースは
Lowとなり、オントランジスタT3のコレクタは
Lowレベル、オフトランジスタT4のコレクタは
Highレベルとなつて双安定状態となる。
同様にトランジスタT3がオフでトランジスタ
T4がオンのときにはトランジスタT3とトランジ
スタT4のそれぞれのコレクタはそれぞれHighと
Lowのレベルとなつて双安定状態を形成する。
T4がオンのときにはトランジスタT3とトランジ
スタT4のそれぞれのコレクタはそれぞれHighと
Lowのレベルとなつて双安定状態を形成する。
トランジスタT3がオンでトランジスタ4がオフ
の状態で、トランジスタT2のＤ入力にトランジ
スタT4のコレクタ端子のHigh状態と異なるLow
状態が入力されたとすると、トランジスタT2と
共通エミツタとなつているトランジスタT6はオ
ン状態となる。しかし、クロツク入力がHighレ
ベルのときにはトランジスタT8はオフ状態とな
つているのでトランジスタT8のコレクタに接続
されているトランジスタT2，T6の共通エミツタ
には電流が殆ど流れずトランジスタT7，T8のコ
レクタ間に接続されたノイズリミツタ抵抗１８を
介してわずかに流れるのみとなる。
の状態で、トランジスタT2のＤ入力にトランジ
スタT4のコレクタ端子のHigh状態と異なるLow
状態が入力されたとすると、トランジスタT2と
共通エミツタとなつているトランジスタT6はオ
ン状態となる。しかし、クロツク入力がHighレ
ベルのときにはトランジスタT8はオフ状態とな
つているのでトランジスタT8のコレクタに接続
されているトランジスタT2，T6の共通エミツタ
には電流が殆ど流れずトランジスタT7，T8のコ
レクタ間に接続されたノイズリミツタ抵抗１８を
介してわずかに流れるのみとなる。
従つて、この状態ではフリツプフロツプは変化
せず、トランジスタT3がオンでトランジスタT4
がオフのままである。このＤ入力がLowになつ
てから、クロツク入力をLowレベルに落すと、
トランジスタT7がオフでトランジスタT8がオン
となる。すると、トランジスタT6がオン状態と
なることができるので、トランジスタT6のコレ
クタ端子は抵抗R1，R3、トランジスタT6のコレ
クタエミツタ間、トランジスタT8のコレクタ・
エミツタ間を介して定電流I1＝（Vcs−VD−
VEE）／R4が流れ、トランジスタT6のコレクタは
Lowレベルとなる。すなわち、トランジスタT4
のコレクタもLowレベルになる。これがLowと
なるとトランジスタT11がLowレベルとなりトラ
ンジスタT3のベースがLowレベルとなる。すな
わち、トランジスタT3がオンからオフ状態に変
化する。
せず、トランジスタT3がオンでトランジスタT4
がオフのままである。このＤ入力がLowになつ
てから、クロツク入力をLowレベルに落すと、
トランジスタT7がオフでトランジスタT8がオン
となる。すると、トランジスタT6がオン状態と
なることができるので、トランジスタT6のコレ
クタ端子は抵抗R1，R3、トランジスタT6のコレ
クタエミツタ間、トランジスタT8のコレクタ・
エミツタ間を介して定電流I1＝（Vcs−VD−
VEE）／R4が流れ、トランジスタT6のコレクタは
Lowレベルとなる。すなわち、トランジスタT4
のコレクタもLowレベルになる。これがLowと
なるとトランジスタT11がLowレベルとなりトラ
ンジスタT3のベースがLowレベルとなる。すな
わち、トランジスタT3がオンからオフ状態に変
化する。
トランジスタT3がオフとなるとトランジスタ
T3のコレクタがHighレベルすなわち、Vcc−R1I1
となり、このHighレベルよりもトランジスタT10
のベースエミツタ間電圧降下及び抵抗R7に流れ
る電圧降下を加えた電圧だけ低いHighレベルが
トランジスタT4のベースに印加され、トランジ
スタT4はオフからオン状態となり、そのコレク
タ端子はLowレベルとなる。そして、再び双安
定の状態となり、クロツク入力がHighレベルに
なつてもこの双安定状態は保持されることにな
る。
T3のコレクタがHighレベルすなわち、Vcc−R1I1
となり、このHighレベルよりもトランジスタT10
のベースエミツタ間電圧降下及び抵抗R7に流れ
る電圧降下を加えた電圧だけ低いHighレベルが
トランジスタT4のベースに印加され、トランジ
スタT4はオフからオン状態となり、そのコレク
タ端子はLowレベルとなる。そして、再び双安
定の状態となり、クロツク入力がHighレベルに
なつてもこの双安定状態は保持されることにな
る。
なお、フリツプフロツプの出力はトランジスタ
T4のコレクタ端子の電圧をエミツタフアロアト
ランジスタT12を介して出力されている。クロツ
クがHigh状態であるとき、クリア入力CRを
Highにすると、トランジスタT5は強制的にオン
状態となるので、トランジスタT5のコレクタ、
従つてトランジスタT4のコレクタには強制的に
Lowレベルになり、トランジスタT3のコレクタ
はHigh状態となる。すなわち、出力端子Ｑは強
制的にLowレベルとなる。
T4のコレクタ端子の電圧をエミツタフアロアト
ランジスタT12を介して出力されている。クロツ
クがHigh状態であるとき、クリア入力CRを
Highにすると、トランジスタT5は強制的にオン
状態となるので、トランジスタT5のコレクタ、
従つてトランジスタT4のコレクタには強制的に
Lowレベルになり、トランジスタT3のコレクタ
はHigh状態となる。すなわち、出力端子Ｑは強
制的にLowレベルとなる。
なお、ノイズリミツタ抵抗１８は、前述のよう
に、電流切換動作の際に例えばトランジスタT7
を完全にオフとせずにリーク電流を流すことによ
つてノイズを低減するためのものである。
に、電流切換動作の際に例えばトランジスタT7
を完全にオフとせずにリーク電流を流すことによ
つてノイズを低減するためのものである。
第６図ｃは、第６図ａ及びｂに示した４入力
OR／NOR回路を本発明に従つて配置されたゲー
トセル上でいかに実現するかを示したものであ
り、各配線は太線で示され、各トランジスタ及び
抵抗、また入力及び出力はそれぞれ第６図ａ及び
ｂに示したものと対応するので同一符号を用いて
示し、詳細な説明は省略する。なお、セル１５の
両側辺部に重畳して二層目配線としてVcc電源ラ
イン１６，VEE電源ライン１７が設けられ、この
電源ライン１６，１７の間のセル１５の中央部に
入力ゲート用トランジスタ２１を形成するトラン
ジスタT2，T3，T4，T5が配設される。
OR／NOR回路を本発明に従つて配置されたゲー
トセル上でいかに実現するかを示したものであ
り、各配線は太線で示され、各トランジスタ及び
抵抗、また入力及び出力はそれぞれ第６図ａ及び
ｂに示したものと対応するので同一符号を用いて
示し、詳細な説明は省略する。なお、セル１５の
両側辺部に重畳して二層目配線としてVcc電源ラ
イン１６，VEE電源ライン１７が設けられ、この
電源ライン１６，１７の間のセル１５の中央部に
入力ゲート用トランジスタ２１を形成するトラン
ジスタT2，T3，T4，T5が配設される。
ノイズリミツタ抵抗１８は、その一部がチヤネ
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８はセル１５の周囲の少なくと
も３辺の近傍に沿つて配設され、且つ両端がそれ
ぞれセル１５の中に配設されている。
ル領域にはみ出して配設されている。また、ノイ
ズリミツタ抵抗１８はセル１５の周囲の少なくと
も３辺の近傍に沿つて配設され、且つ両端がそれ
ぞれセル１５の中に配設されている。
このように、上記実施例においては、ノイズリ
ミツタ抵抗１８のような比較的大きな面積を必要
とする抵抗パターンを、その一部がチヤネル領域
にはみ出すように形成しているので、その分だけ
内部セル１５の面積を小さくすることができ、高
集積化が可能となる。
ミツタ抵抗１８のような比較的大きな面積を必要
とする抵抗パターンを、その一部がチヤネル領域
にはみ出すように形成しているので、その分だけ
内部セル１５の面積を小さくすることができ、高
集積化が可能となる。
また、ノイズリミツタ抵抗１８の抵抗パターン
を内部セル１５の少なくとも３辺の周辺部近傍に
配設し、且つ抵抗パターンの両端を各々内部セル
の中に配設するから、内部セル１５内のトランジ
スタ２１，２２，２３や他の抵抗２４等の各素子
の配置が抵抗パターンの形状に邪魔されず、内部
セル内の素子配置の自由度が高くなる。
を内部セル１５の少なくとも３辺の周辺部近傍に
配設し、且つ抵抗パターンの両端を各々内部セル
の中に配設するから、内部セル１５内のトランジ
スタ２１，２２，２３や他の抵抗２４等の各素子
の配置が抵抗パターンの形状に邪魔されず、内部
セル内の素子配置の自由度が高くなる。
このことから、入力ゲート用トランジスタ２１
を内部セルの中央部即ち電源ライン１６，１７間
に配設できるので内部セル１５内のマクロ配線も
容易となつた。さらに、ノイズリミツタ抵抗１８
以外の抵抗２４を内部セル１５の内部にのみ配設
でき、チヤネル領域に配設する必要がなくなつた
ので、チヤネル領域における断線の問題も減少し
た。
を内部セルの中央部即ち電源ライン１６，１７間
に配設できるので内部セル１５内のマクロ配線も
容易となつた。さらに、ノイズリミツタ抵抗１８
以外の抵抗２４を内部セル１５の内部にのみ配設
でき、チヤネル領域に配設する必要がなくなつた
ので、チヤネル領域における断線の問題も減少し
た。
また、１セルに１本のノイズリミツタ抵抗を配
置したので、１セル単位でECL縦積みゲートを
構成することが可能となつた。特に、本実施例
は、ECL縦積みゲートの電流切り換え動作に伴
うノイズリミツタ抵抗のような高い抵抗値を有す
る抵抗パターンに適用すれば有効である。
置したので、１セル単位でECL縦積みゲートを
構成することが可能となつた。特に、本実施例
は、ECL縦積みゲートの電流切り換え動作に伴
うノイズリミツタ抵抗のような高い抵抗値を有す
る抵抗パターンに適用すれば有効である。
本発明によれば、抵抗パターンをその一部をチ
ヤネル領域にはみ出させて形成するから、内部セ
ルの面積を小さくでき高集積化が可能となる。ま
た、抵抗パターンを内部セルの少なくとも３辺の
周辺部近傍に配設し、且つ抵抗パターンの両端を
各々内部セルの中に配設するから、内部セル内の
素子配置の自由度が高くなる。
ヤネル領域にはみ出させて形成するから、内部セ
ルの面積を小さくでき高集積化が可能となる。ま
た、抵抗パターンを内部セルの少なくとも３辺の
周辺部近傍に配設し、且つ抵抗パターンの両端を
各々内部セルの中に配設するから、内部セル内の
素子配置の自由度が高くなる。
第１図ａは本発明の一実施例の平面図、第１図
ｂは本発明の半導体集積回路によつて構成された
２セルのパターン配置を示すレイアウト図、第２
図はゲートアレイLSIチツプのレイアウトを示す
レイアウト図、第３図ａ，ｂ，ｃはそれぞれ定電
流型ECL4入力OR／NOR回路の回路図、ブロツ
ク図及び半導体集積回路のパターン図、第４図
ａ，ｂ，ｃはそれぞれ定電流型ECL2入力NOR回
路の回路図、ブロツク図及び半導体集積回路のパ
ターン図、第５図ａ，ｂ，ｃはそれぞれ定電流型
ECL AND／NAND回路の回路図、ブロツク図
及び半導体集積回路のパターン図、第６図ａ，
ｂ，ｃはそれぞれ定電流型ECL Ｄ−ラツチ回路
の回路図、ブロツク図及び半導体集積回路のパタ
ーン図、第７図は従来のゲートアレイにおける４
セルにおける配置を示すレイアウト図である。 １５……セル、１６……Vcc電源ライン、１７
……VEE電源ライン、１８……ノイズリミツタ抵
抗、１９……一層目チヤネル領域、２０……二層
目チヤネル領域、２１……入力ゲート用トランジ
スタ。
ｂは本発明の半導体集積回路によつて構成された
２セルのパターン配置を示すレイアウト図、第２
図はゲートアレイLSIチツプのレイアウトを示す
レイアウト図、第３図ａ，ｂ，ｃはそれぞれ定電
流型ECL4入力OR／NOR回路の回路図、ブロツ
ク図及び半導体集積回路のパターン図、第４図
ａ，ｂ，ｃはそれぞれ定電流型ECL2入力NOR回
路の回路図、ブロツク図及び半導体集積回路のパ
ターン図、第５図ａ，ｂ，ｃはそれぞれ定電流型
ECL AND／NAND回路の回路図、ブロツク図
及び半導体集積回路のパターン図、第６図ａ，
ｂ，ｃはそれぞれ定電流型ECL Ｄ−ラツチ回路
の回路図、ブロツク図及び半導体集積回路のパタ
ーン図、第７図は従来のゲートアレイにおける４
セルにおける配置を示すレイアウト図である。 １５……セル、１６……Vcc電源ライン、１７
……VEE電源ライン、１８……ノイズリミツタ抵
抗、１９……一層目チヤネル領域、２０……二層
目チヤネル領域、２１……入力ゲート用トランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ チツプの中央部にアレイ状に配置された複数
の内部セルとチヤネル領域からなる内部ゲートセ
ル領域を有するゲートアレイにおいて、少なくと
も１つの内部セルは抵抗パターンを有し、前記抵
抗パターンはその一部がチヤネル領域にはみ出し
て配設されてなることを特徴とする半導体集積回
路。 ２ 前記抵抗パターンが、前記内部セルの周囲の
少なくとも３辺の近傍に沿つて配設され、且つ前
記抵抗パターンの両端がそれぞれ前記内部セルの
中に配設されてなることを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 ３ 前記内部セルはECL縦積ゲートを構成する
ことが可能な半導体素子及び抵抗を有し、前記抵
抗パターンは縦積ゲートの電流切換動作に伴うノ
イズを低減するノイズリミツタ抵抗であることを
特徴とする特許請求の範囲第１項または第２項記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008392A JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008392A JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166542A JPS62166542A (ja) | 1987-07-23 |
| JPH051981B2 true JPH051981B2 (ja) | 1993-01-11 |
Family
ID=11691923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008392A Granted JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166542A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387812A3 (en) * | 1989-03-14 | 1992-08-05 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925260A (ja) * | 1982-08-02 | 1984-02-09 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-01-18 JP JP61008392A patent/JPS62166542A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925260A (ja) * | 1982-08-02 | 1984-02-09 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166542A (ja) | 1987-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |