JPH0774327A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000003990 capacitor Substances 0.000 claims abstract description 6
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
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- 230000000295 complement effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】内部セルのバイポーラトランジスタを有効使用
し、ＣＭＯＳ論理回路とＢｉＣＭＯＳ論理回路の選択を
行うことにより、チップサイズの低減と内部論理出力負
荷が小さいときの遅延時間を小さくする。 【構成】内部セルにおいて、複数のバイポーラトランジ
スタと抵抗を有したバイポーラセル１３と、複数ＭＯＳ
トランジスタからなるＣＭＯＳセル１２の２種のものを
比率をかえて組み合せ、負荷エリアに応じて上記の組み
合せセルをアレイして、負荷に応じてＣＭＯＳ論理回路
を構成したり、ＢｉＣＭＯＳ論理回路を構成する。ま
た、未使用バイポーラトランジスタは逆バイアスとして
電源間コンデンサを構成する。 【効果】出力負荷容量によって回路構成をかえること
で、余分なバイポーラトランジスタを減らすことでチッ
プサイズの低減と消費電力の低減ができる。また内部に
コンデンサを作ることで安定な電源供給ができる。
し、ＣＭＯＳ論理回路とＢｉＣＭＯＳ論理回路の選択を
行うことにより、チップサイズの低減と内部論理出力負
荷が小さいときの遅延時間を小さくする。 【構成】内部セルにおいて、複数のバイポーラトランジ
スタと抵抗を有したバイポーラセル１３と、複数ＭＯＳ
トランジスタからなるＣＭＯＳセル１２の２種のものを
比率をかえて組み合せ、負荷エリアに応じて上記の組み
合せセルをアレイして、負荷に応じてＣＭＯＳ論理回路
を構成したり、ＢｉＣＭＯＳ論理回路を構成する。ま
た、未使用バイポーラトランジスタは逆バイアスとして
電源間コンデンサを構成する。 【効果】出力負荷容量によって回路構成をかえること
で、余分なバイポーラトランジスタを減らすことでチッ
プサイズの低減と消費電力の低減ができる。また内部に
コンデンサを作ることで安定な電源供給ができる。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ・トランジス
タと相補型ＭＯＳ電界効果トランジスタとが混在するい
わゆるＢｉＣＭＯＳ型ゲートアレイ方式の半導体集積回
路装置に関し、特にその内部セル構成に関する。
タと相補型ＭＯＳ電界効果トランジスタとが混在するい
わゆるＢｉＣＭＯＳ型ゲートアレイ方式の半導体集積回
路装置に関し、特にその内部セル構成に関する。
【０００２】
【従来の技術】従来のＢｉＣＭＯＳ型ゲートアレイ方式
半導体集積回路装置を例にして説明する。
半導体集積回路装置を例にして説明する。
【０００３】従来のゲートアレイの一例を示す平面図の
図９を参照すると、このＬＳＩチップ２０は、外周部に
多数のボンディングパッド７及び入出力回路領域６を有
し、内部には内部セル１をＸ，Ｙ方向に繰り返し配置し
た内部セル領域２を有している。
図９を参照すると、このＬＳＩチップ２０は、外周部に
多数のボンディングパッド７及び入出力回路領域６を有
し、内部には内部セル１をＸ，Ｙ方向に繰り返し配置し
た内部セル領域２を有している。
【０００４】この従来のＢｉＣＭＯＳ型ゲートアレイ方
式半導体集積回路装置においてＢｉＣＭＯＳ型内部セル
で所望の論理を構成する場合、予め用意されたチャネル
幅のＰｃｈＭＯＳＴｒ（トランジスタ）とＢｉＰＴｒ
（トランジスタ）と抵抗で構成していた。
式半導体集積回路装置においてＢｉＣＭＯＳ型内部セル
で所望の論理を構成する場合、予め用意されたチャネル
幅のＰｃｈＭＯＳＴｒ（トランジスタ）とＢｉＰＴｒ
（トランジスタ）と抵抗で構成していた。
【０００５】たとえば、図７に示す如く、チャネル幅３
０μのＰｃｈＭＯＳトランジスタ１４，チャネル幅３０
μのＮｃｈＭＯＳトランジスタ１６，チャネル幅１０μ
のＮｃｈＭＯＳトランジスタ１５，２個のＢｉＰＴｒ１
１と抵抗１７を有する内部セル１を用意して、これら各
素子を、図８に示すように、素子間結線することにより
構成していた。図８中の各素子の参照数字は、図７と共
通する。
０μのＰｃｈＭＯＳトランジスタ１４，チャネル幅３０
μのＮｃｈＭＯＳトランジスタ１６，チャネル幅１０μ
のＮｃｈＭＯＳトランジスタ１５，２個のＢｉＰＴｒ１
１と抵抗１７を有する内部セル１を用意して、これら各
素子を、図８に示すように、素子間結線することにより
構成していた。図８中の各素子の参照数字は、図７と共
通する。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、ＢｉＣＭＯＳ型の内部セル１を構成し
た際、予め用意されたチャネル幅のＭＯＳＴｒとＢｉＰ
Ｔｒとを使用するため、負荷容量が増大する場合には有
効であるが、負荷容量が小さい時に下記，，に示
す問題点があった。
集積回路装置は、ＢｉＣＭＯＳ型の内部セル１を構成し
た際、予め用意されたチャネル幅のＭＯＳＴｒとＢｉＰ
Ｔｒとを使用するため、負荷容量が増大する場合には有
効であるが、負荷容量が小さい時に下記，，に示
す問題点があった。
【０００７】全内部セルがＢｉＰＴｒを有する場合、
ＣＭＯＳのみの構成の内部セルを有する装置の比較して
チップサイズが増大していた。
ＣＭＯＳのみの構成の内部セルを有する装置の比較して
チップサイズが増大していた。
【０００８】駆動すべき負荷が小さい場合であっても
無視し得ない程の駆動電力を消費する。
無視し得ない程の駆動電力を消費する。
【０００９】負荷駆動回路部の遅延を常にもっている
ので、遅延時間が大きくなる。
ので、遅延時間が大きくなる。
【００１０】また、負荷容量が小さい時と、多セル構成
の複合回路を構成する場合には、多数のＢｉＰＴｒが未
使用となり、有効に使われていないという欠点もあっ
た。
の複合回路を構成する場合には、多数のＢｉＰＴｒが未
使用となり、有効に使われていないという欠点もあっ
た。
【００１１】
【課題を解決するための手段】本発明は、複数の内部セ
ルを配列して、内部セル構成となし、チップ上の入出力
回路領域の内領域に複数の前記内部セル構成の領域を設
けた半導体集積回路装置において、前記内部セルとし
て、複数のＭＯＳトランジスタにより論理回路を構成す
るＣＭＯＳセルと、複数のバイポーラトランジスタ及び
抵抗素子により負荷駆動回路を構成するバイポーラセル
との少なくとも２種類があることを特徴とする。
ルを配列して、内部セル構成となし、チップ上の入出力
回路領域の内領域に複数の前記内部セル構成の領域を設
けた半導体集積回路装置において、前記内部セルとし
て、複数のＭＯＳトランジスタにより論理回路を構成す
るＣＭＯＳセルと、複数のバイポーラトランジスタ及び
抵抗素子により負荷駆動回路を構成するバイポーラセル
との少なくとも２種類があることを特徴とする。
【００１２】
【実施例】本発明の第１の実施例であるＢｉＣＭＯＳ型
ゲートアレイ方式の半導体集積回路装置の平面図である
図１を参照すると、この実施例は、内部セル領域２内に
おいて、入出力領域６の近傍の部分及び格子状の格子部
分に内部セル構成Ｃ５、格子状の格子内に内部セル構成
Ａ３、残りの領域に内部セル構成Ｂ４をそれぞれ有して
いる。
ゲートアレイ方式の半導体集積回路装置の平面図である
図１を参照すると、この実施例は、内部セル領域２内に
おいて、入出力領域６の近傍の部分及び格子状の格子部
分に内部セル構成Ｃ５、格子状の格子内に内部セル構成
Ａ３、残りの領域に内部セル構成Ｂ４をそれぞれ有して
いる。
【００１３】内部セル領域２の外周部上のチップには、
多数のボンディングパッド，入出力回路領域６が形成さ
れている。
多数のボンディングパッド，入出力回路領域６が形成さ
れている。
【００１４】内部ゲート数が少ない時を示す図２を参照
すると、十字状の内部セル構成Ｃ５を有している。内部
セル構成Ａ３は、４個の場合である。
すると、十字状の内部セル構成Ｃ５を有している。内部
セル構成Ａ３は、４個の場合である。
【００１５】図１の内部セル構成の内訳を示す平面図の
図３を参照すると、図１内の内部セル構成Ａ３，Ｂ４，
Ｃ５が各々示されている。
図３を参照すると、図１内の内部セル構成Ａ３，Ｂ４，
Ｃ５が各々示されている。
【００１６】内部論理回路を構成する複数のＭＯＳトラ
ンジスタ８，９，１０をもつＣＭＯＳセル１２と、負荷
駆動回路を構成する複数のＢｉＰＴｒ１１と抵抗１７と
をもつバイポーラセル１３との配置比率が、内部セル構
成Ａ３においては８対１（ＣＭＯＳセル対バイポーラセ
ル）、内部セル構成Ｂ４においては７対３（ＣＭＯＳセ
ル対バイポーラセル）、内部セル構成Ｃ５においては５
対４（ＣＭＯＳセル対バイポーラセル）となっており、
図１に示す内部セル構成の箇所に配置している。
ンジスタ８，９，１０をもつＣＭＯＳセル１２と、負荷
駆動回路を構成する複数のＢｉＰＴｒ１１と抵抗１７と
をもつバイポーラセル１３との配置比率が、内部セル構
成Ａ３においては８対１（ＣＭＯＳセル対バイポーラセ
ル）、内部セル構成Ｂ４においては７対３（ＣＭＯＳセ
ル対バイポーラセル）、内部セル構成Ｃ５においては５
対４（ＣＭＯＳセル対バイポーラセル）となっており、
図１に示す内部セル構成の箇所に配置している。
【００１７】内部論理出力負荷が大きい内部セルが集中
する箇所、即ち図１の例で示すと、入出力回路領域６の
近傍及びチップ中心線部には、負荷駆動回路を構成する
バイポーラセルの配置比率を多くし、他の内部論理出力
負荷が小さい箇所には、内部論理を構成するＣＭＯＳセ
ルの配置比率を多くした配置構成とする。
する箇所、即ち図１の例で示すと、入出力回路領域６の
近傍及びチップ中心線部には、負荷駆動回路を構成する
バイポーラセルの配置比率を多くし、他の内部論理出力
負荷が小さい箇所には、内部論理を構成するＣＭＯＳセ
ルの配置比率を多くした配置構成とする。
【００１８】図４でその使用例を説明すると、出力負荷
の大きさによりＣＭＯＳセル内のＣＭＯＳ素子８，１０
のみで構成されたＣＭＯＳ論理回路、もしくはＣＭＯＳ
セル内のＣＭＯＳ素子８，９，１０とバイポーラセル内
のＢｉＰＴｒ１１と抵抗１７とで構成されるＢｉＣＭＯ
Ｓ論理回路のいずれかを選択する。
の大きさによりＣＭＯＳセル内のＣＭＯＳ素子８，１０
のみで構成されたＣＭＯＳ論理回路、もしくはＣＭＯＳ
セル内のＣＭＯＳ素子８，９，１０とバイポーラセル内
のＢｉＰＴｒ１１と抵抗１７とで構成されるＢｉＣＭＯ
Ｓ論理回路のいずれかを選択する。
【００１９】負荷駆動回路を全内部セルに用意する必要
がなく、これによりチップサイズの低減をはかり、チッ
プ搭載ゲート数を大きくでき、さらに負荷容量が小さい
ときは消費電力を低減できる。
がなく、これによりチップサイズの低減をはかり、チッ
プ搭載ゲート数を大きくでき、さらに負荷容量が小さい
ときは消費電力を低減できる。
【００２０】配置配線後の使用しなかったバイポーラセ
ル内のＢｉＰＴｒを電源間容量として用いる回路図であ
る図５を参照すると、バイポーラトランジスタ１１のコ
レクタ，エミッタを高電位側に、ベースを低電位側に並
列に接続することにより、電源の安定をはかる。
ル内のＢｉＰＴｒを電源間容量として用いる回路図であ
る図５を参照すると、バイポーラトランジスタ１１のコ
レクタ，エミッタを高電位側に、ベースを低電位側に並
列に接続することにより、電源の安定をはかる。
【００２１】次に、本発明の第２の実施例の平面図であ
る図６を参照すると、この実施例は、内部セル構成Ａ
３，Ｂ４．Ｃ５のアレイ配置をチップ２０内に点存型と
した場合であり、図１と同様な効果が得られる。
る図６を参照すると、この実施例は、内部セル構成Ａ
３，Ｂ４．Ｃ５のアレイ配置をチップ２０内に点存型と
した場合であり、図１と同様な効果が得られる。
【００２２】図６において、図１と共通する部分は共通
の参照数字で示すに留め、説明を省く。
の参照数字で示すに留め、説明を省く。
【００２３】
【発明の効果】以上説明したように、本発明は、内部セ
ル領域において出力負荷の大きさによりＣＭＯＳセルの
みで構成されたＣＭＯＳ論理回路やＣＭＯＳセルとバイ
ポーラセルとで構成されるＢｉＣＭＯＳ論理回路等を選
択することで、負荷駆動回路を全内部セルに用意せず、
もってチップサイズの低減が図れ、一方チップ搭載ゲー
ト数を大きくすることができ、消費電力も低減できる。
ル領域において出力負荷の大きさによりＣＭＯＳセルの
みで構成されたＣＭＯＳ論理回路やＣＭＯＳセルとバイ
ポーラセルとで構成されるＢｉＣＭＯＳ論理回路等を選
択することで、負荷駆動回路を全内部セルに用意せず、
もってチップサイズの低減が図れ、一方チップ搭載ゲー
ト数を大きくすることができ、消費電力も低減できる。
【００２４】特に、未使用ＢｉＰＴｒを逆バイアス接続
にして、電源間コンデンサとすることで、チップ内へ電
源供給を安定させるという効果もある。
にして、電源間コンデンサとすることで、チップ内へ電
源供給を安定させるという効果もある。
【図１】本発明の第１の実施例の平面図である。
【図２】第１の実施例の変形例の平面図である。
【図３】図１に示した内部セルの平面図である。
【図４】図３のセルで構成した回路図である。
【図５】図４で未使用ＢｉＰＴｒを電源間コンデンサと
して構成した回路図である。
して構成した回路図である。
【図６】本発明の第２の実施例の平面図である。
【図７】従来の内部セルの構成を示す平面図である。
【図８】図７のセルで構成した回路図である。
【図９】従来のゲートアレイのチップの平面図である。
１ 内部セル ２ 内部セル領域 ３ 内部セルＡ ４ 内部セルＢ ５ 内部セルＣ ６ 入出力回路領域 ７ ボンディングパッド ８ ＰｃｈＭＯＳ（Ｗ＝２０μ）トランジスタ ９，１６ ＮｃｈＭＯＳ（Ｗ＝１０μ）トランジスタ １０ ＮｃｈＭＯＳ（Ｗ＝２０μ）トランジスタ １１ ＢｉＰＴｒ １２ ＣＭＯＳセル １３ バイポーラセル １４ ＰｃｈＭＯＳ（Ｗ＝３０μ）トランジスタ １５ ＮｃｈＭＯＳ（Ｗ＝３０μ）トランジスタ １７ 抵抗 ２０ ＬＳＩチップ
Claims (4)
- 【請求項１】 複数の内部セルを配列して、内部セル構
成となし、チップ上の入出力回路領域の内領域に複数の
前記内部セル構成の領域を設けた半導体集積回路装置に
おいて、前記内部セルとして、複数のＭＯＳトランジス
タにより論理回路を構成するＣＭＯＳセルと、複数のバ
イポーラトランジスタ及び抵抗素子により負荷駆動回路
を構成するバイポーラセルとの少なくとも２種類がある
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ＣＭＯＳセルと前記バイポーラセル
との配置数比率が異なる複数種類の内部セル構成がある
ことを特徴とする半導体集積回路装置。 - 【請求項３】 前記ＣＭＯＳセルに対する前記バイポー
ラセルの配置数比率をほぼ同数にした第１の内部セル構
成は、前記入出力回路領域の近傍及び格子状の格子部分
に配置し、前記バイポーラセルの配置比率の少ない第２
の内部セル構成は前記格子で区切られた領域に配置し、
前記ＣＭＯＳセルと前記バイポーラセルの配置数比率が
前記第１，第２の内部セル構成の中間となっている第３
の内部セル構成は、残りの前記内領域に配置する請求項
１及び２記載の半導体集積回路装置。 - 【請求項４】 前記バイポーラセルの内使用しないセル
のバイポーラトランジスタのコレクタ，エミッタを共に
高電位側に接続し、ベースを低電位側に接続して、電源
間コンデンサを構成する請求項１記載の半導体集積回路
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21938693A JP3260509B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路装置 |
| US08/300,132 US5497014A (en) | 1993-09-03 | 1994-09-02 | BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same |
| KR1019940022182A KR0145650B1 (ko) | 1993-09-03 | 1994-09-03 | Bi-CMOS 게이트 어레이 반도체 집적 회로 및 그에 포함된 내부셀 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21938693A JP3260509B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774327A true JPH0774327A (ja) | 1995-03-17 |
| JP3260509B2 JP3260509B2 (ja) | 2002-02-25 |
Family
ID=16734611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21938693A Expired - Fee Related JP3260509B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497014A (ja) |
| JP (1) | JP3260509B2 (ja) |
| KR (1) | KR0145650B1 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
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| JP4572795B2 (ja) * | 2005-02-10 | 2010-11-04 | サンケン電気株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| JP4179292B2 (ja) * | 2005-02-21 | 2008-11-12 | サンケン電気株式会社 | 半導体装置 |
| US20060286754A1 (en) * | 2005-06-16 | 2006-12-21 | Eiichi Hosomi | Semiconductor device with interface circuit and method of configuring semiconductor devices |
| TW200807890A (en) * | 2006-07-21 | 2008-02-01 | Beyond Innovation Tech Co Ltd | Electronic apparatus for current source array and layout method thereof |
| US8471791B2 (en) * | 2006-08-14 | 2013-06-25 | Ixys Corporation | Video and content controlled backlight |
| EP2603931B1 (en) * | 2010-08-10 | 2016-03-23 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | Silicon photoelectric multiplier with multiple "isochronic" read-out |
| US9252140B2 (en) * | 2012-03-22 | 2016-02-02 | Infineon Technologies Ag | Semiconductor chip and semiconductor arrangement |
| US11158566B2 (en) * | 2019-05-24 | 2021-10-26 | Google Llc | Integrated circuit with a ring-shaped hot spot area and multidirectional cooling |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | 半導体集積回路装置 |
-
1993
- 1993-09-03 JP JP21938693A patent/JP3260509B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-02 US US08/300,132 patent/US5497014A/en not_active Expired - Fee Related
- 1994-09-03 KR KR1019940022182A patent/KR0145650B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010020A (ko) | 1995-04-26 |
| US5497014A (en) | 1996-03-05 |
| JP3260509B2 (ja) | 2002-02-25 |
| KR0145650B1 (ko) | 1998-11-02 |
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