JPS61114568A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体装置技術さらにはバイポーラ素子に
よる論理回路が形成される半導体装置に適用して特に有
効な技術に関する。

〔背景技術〕

例えば、バイポーラ素子によって構成される論理回路と
しては、ＥＣＬ　（エミッタ・カップルド・ロジック）
あるいはＣＦＬ　（コレクタ・ファンクション・ロジッ
ク）、ＩＩＬ（インテグレーテッド・インジェクション
・ロジック）などがある。

なお、バイポーラ素子による論理回路が形成される半導
体装置については１日経マグロウヒル社刊行の「日経エ
レクトロニクス４　１９８３年６月２日号、１８６〜１
９０頁などに記載されている。

ここで、ＥＣＬあるいはＣＦＬは、その動作速度が速い
という利点の反面、独立の素子を多く必要とするために
集積密度を高めることが難しいという欠点があった。

他方、ＩＩＬは、１つの論理回路を構成するのに必要な
回路要素のほぼ全部を電気的に隔離された１つの半導体
の島内に形成することができるので、集積密度を高める
のには非常に有利である。

しかし、その回路要素を構成するバイポーラ素子を飽和
状態で動作させるため、動作速度を速めることが難しい
という欠点があった。

従来の技術では９以上のような背反する問題点が生じる
ということが本発明者によって明らかとされた。

〔発明の目的〕

この発明の目的は、バイポーラ素子による回路が形成さ
れる半導体装置にあって、集積密度が高くかつ動作速度
の速い回路を簡単に構成できるようにした半導体装置技
術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、逆方向構造（インバース型）のバイポーラト
ランジスタと順方向構造（ノーマル型）のバイポーラト
ランジスタとを１つの半導体の島内に形成することによ
り、集積密度が高くかつ動作速度の速い回路を簡単に構
成できるようにする、という目的を達成するものである
６ 〔実施例〕 以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお１図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明による半導体装置の要部における平面
レイアウト状態の一実施例を示す。

また、第２図は第１図の■−■における断面状態を示す
。

さらに、第３図は第１図および第２図に示した部分の等
価回路図を示す。

先ず、第１図において、分離領域３で囲まれることによ
り電気的に隔離された１つの半導体の島の中に、第１．
第２．第３の３つのバイポーラトランジスタＱＬ、Ｑ２
．Ｃ５からなる回路要素が形成されている。ＣＩ、Ｃ２
およびＢｌ、Ｂ２は第１．第２のバイポーラトランジス
タＱｌ、Ｑ２のコレクタおよびペースをそれぞれ示す。

また、Ｂ５およびＢ５は第３のバイポーラトランジスタ
Ｑ５のペースおよびエミッタを示す。

次に、第２図において、上記回路要素は、ｐ−型半導体
基板１上にｎ−型半導体エピタキシャル層２を形成して
なる半導体基体を用いて形成されている。エピタキシャ
ル層２の下にはｎ０型埋込層２１が形成されている。ま
た、このエピタキシャル層２にはｐ′″′″離領域３が
形成され、これにより電気的に独立した半導体の島が形
成されている。そして、この半導体の島の中に上記３つ
のバイポーラトランジスタＱｌ、Ｑ２．Ｃ５が形成され
ている。すなわち、ｐ４型分離領域３で囲まれた中のエ
ピタキシャル層２には、３つのｐ型拡散層が４１．４２
．４５が形成されている。さらに、各Ｐ型拡散層４１，
４２，４５内にはそれぞれｎ０型拡散層５１，５２，５
５が形成されている。これらの拡散層４１’、４２，４
５，５１゜５２．５５と上記エピタキシャル層２とによ
って第１．第２．第３の３つのバイポーラトランジスタ
Ｑｌ、Ｑ２．Ｃ５が形成されるようになっている。

ここで、第１．第２のバイポーラトランジスタＱｌ、Ｑ
２はそれぞれ逆方向構造のｎｐｎバイポーラトランジス
タとして形成されている。この第１ｆ第２のバイポーラ
トランジスタＱｌ、Ｑ２では、ｎ０型拡散層５１．５２
がコレクタ領域を、Ｐ型拡散層４１，４２がペース領域
をなす。そして、ｎ−型エピタキシャル層２が共通のエ
ミッタ領域をなす。他方、第３のバイポーラトランジス
タＱ５は順方向構造のｎｐｎバイポーラトランジスタと
して形成されている。この第３のバイポーラトランジス
タＱ５では、ｐ型拡散層４５がベース領域を、ｎ′″型
拡散拡散層５５ミッタ領域をそれぞれなす。そして、上
記ｎ−型エピタキシャル層２がコレクタ領域をなす。結
局、ｎ−型エピタキシャル層２は、第１．第２のバイポ
ーラトランジスタＱｌ、Ｑ２の共通エミッタ領域と第３
のバイポーラトランジスタＱ３のコレクタ領域との共有
部分になる。

なお、第２図において、６は表面酸化膜を、７は電極を
それぞれを示す。

以上のようにして、第３図に示すように、それぞれのエ
ミッタが互いに共通接続された第１．第２のバイポーラ
トランジスタＱｌ、Ｑ２と、この第１．第２のバイポー
ラトランジスタＱｌ、Ｑ２の共通エミッタに直列に接続
される第３のバイポーラトランジスタＱ３とからなる回
路要素が、１つの半導体の島の中に形成されている。

第４図はこの発明による半導体装置の要部における別の
実施例の平面レイアウト状態を示す。

また、第５図は第４図のｖ−■における断面状態を示す
。

さらに、第６図は第４図および第５図に示した部分の等
価回路図を示す。

第４図、第５図、第６図に示した実施例は、基本的には
前述した実施例のものと同じである。ここで示す実施例
では、第１．第２のバイポーラトランジスタＱｌ、Ｑ２
のＰ型拡散層４１．４２中にそれぞれ２つずつのｎ０型
拡散層５１１　、５１２および５２２，５２１が形成さ
れている。そして。

各ｎ０型拡散層５１１，５１２および５２１，５２２が
それぞれコレクタ領域をなす。これにより。

第１．第２のバイポーラトランジスタＱｌ、Ｑ２はそれ
ぞれ２つずつコレクタＣ１ｌ、Ｃ１２およびＣ２１，Ｃ
２２を有するマルチコレクタ型バイポーラトランジスタ
をなす。

次に、上述した半導体装置の実際の適用例を示す。

第７図は第１図および第２図に示した回路要素を用いて
構成される論理回路の一例を示す。

同図に示す論理回路は、ＥＣＬの改良型であるＣＦＬに
よって構成されるマスタースレーブＴ型フリップフロッ
プである。このフリップフロップの主要部を従前の技術
でもって構成するならば、同図に示すように、少なくと
も１２個のバイポーラトランジスタＱｌ−Ｑ１２を必要
とする。

ところで、第１図および第２図に示した回路要素を使用
することにより、第９図に示すように、わずか４つの半
導体の島でもって、その主要部を構成することができる
。この場合、Ｑｌ−Ｑ２−Ｑ５．Ｑ３−Ｑ４−Ｑ６、Ｑ
７−Ｑ８−Ｑｌ　１゜Ｑ９−ＱＬ　０−ＱＬ　２がそれ
ぞれ１つずつの半導体の島に形成される。これにより、
ＥＣＬあるいはＣＦＬと同等の論理回路を非常に高密度
に形成することができ、従来のＥＣＬあるいはＣＦＬに
比べて集積度を大幅に高めることができるようになる。

さらに、その動作については、ＥＣＬあるいはＣＦＬの
それと同じくトランジスタを非飽和状態でもって動作さ
せるので、少なくとも、従来のＩＩＬに比べると大幅な
高速化を達成することができる。

なお、第７図および第９図において、ＲＬは負荷抵抗を
、Ｉｏは定電流源を、Ｖｃｃは電源電圧をそれぞれ示す
。また、Ｃ／Ｐはクロック入力を。

Ｑはフリップフロップの出力をそれぞれ示す。

第８図は、第７図に示したのと同じ機能の回路を、第４
図および第５図に示した回路要素を用いて構成した例を
示す。

第８図に示した論理回路は、第１Ｏ図に示すように、わ
ずか２つの半導体の島だけでもって、その主要部が形成
される。

〔効果〕

（１）逆方向構造のバイポーラトランジスタと順方向構
造のバイポーラトランジスタとを１つの半導体の島内に
形成することにより、集積密度が高くかつ動作速度の速
い回路を簡単に構成できる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記第１．
第２．第３のバイポーラトランジスタＱｌ、Ｑ２．Ｑ３
がそれぞれｐｎｐ型となるような構成であってもよい。

また。

１つの半導体の島の中にさらに多くのバイポーラトラン
ジスタを形成してもよい。なお、コレクタの数が２ヶ以
上のものでもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理回路用の半導体
装置技術に適用した場合について説明したが、それに限
定されるものではなく、例えば、アナログ用あるいはア
ナログ／デジタル混在型の半導体装置技術などにも適用
できる。少なくとも、それぞれのエミッタが互いに共通
接続された第１．第２のバイポーラトランジスタと、こ
の第１．第２のバイポーラトランジスタの共通エミッタ
に直列に接続される第３のバイポーラトランジスタとか
らなる回路要素が形成される条件のものには適用できる
。

【図面の簡単な説明】

第１図はこの発明による半導体装置の要部における一実
施例を示す平面図。 第２図は第１図の■−Ｈにおける断面状態を示す図、 第３図は第１図および第２図に示した部分の等価回路図
、 第４図はこの発明による半導体装置の要部における別の
実施例を示す平面図。 第５図は第４図のｖ−■における断面状態を示す図。 第６図は第４図および第５図に示した部分の等価回路図
、 第７図は第１図および第２図に示した回路要素を用いて
構成される論理回路の一例を示す図、第８図は第４図お
よび第５図に示した回路要素を用いて構成される論理回
路の一例を示す図。 第９図は第７図に示した論理回路を構成するときの結線
状態の一例を示す図、 第１０図は第８図に示した論理回路を構成するときの結
線状態の一例を示す図である。 ■・・・ｐ−型半導体基板、２・・・ｎ−型半導体エビ
タキシャル層、２１・・・ｎ＋型埋込層、３・・・Ｐ′
″型分離領域、Ｑｌ、Ｑ２・・・第１．第２図のバイポ
ーラトランジスタ（逆方向構造のバイポーラトランジス
タ）、Ｑ３・・・第３のバイポーラトランジスタ（順方
向構造のバイポーラトランジスタ）。 第　　２　　図 第　　３　　図 第　　４　　図 丁 第　　５　　図 第　　６　　図 第　　７　　図 ｃｃ 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、それぞれのエミッタが互いに共通接続された第１、
   第２のバイポーラトランジスタと、この第１、第２のバ
   イポーラトランジスタの共通エミッタに直列に接続され
   る第３のバイポーラトランジスタとからなる回路要素が
   形成された半導体装置であって、上記第１、第２のバイ
   ポーラトランジスタを逆方向構造のバイポーラトランジ
   スタによって、上記第３のバイポーラトランジスタを順
   方向構造のバイポーラトランジスタによってそれぞれ構
   成するとともに、第１、第２のバイポーラトランジスタ
   の共通エミッタ領域と第３のバイポーラトランジスタの
   コレクタ領域を共有させ、これにより上記第１、第２、
   第３のバイポーラトランジスタを共に電気的に隔離され
   た１つの半導体の島内に形成するようにしたことを特徴
   とする半導体装置。 ２、上記第１、第２、第３のバイポーラトランジスタが
   ＥＣＬあるいはＣＦＬの一部をなすことを特徴とする特
   許請求の範囲第１項記載の半導体装置。