JPH077082A - 半導体装置 - Google Patents
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- JPH077082A JPH077082A JP5158880A JP15888093A JPH077082A JP H077082 A JPH077082 A JP H077082A JP 5158880 A JP5158880 A JP 5158880A JP 15888093 A JP15888093 A JP 15888093A JP H077082 A JPH077082 A JP H077082A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
- H—ELECTRICITY
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】
【構成】 エミッターカップル型の半導体装置におい
て、一対のスイッチングトランジスタ(124) (126) のエ
ミッター(136) (142) および定電流源トランジスタ(12
8) のコレクター(144) を、Ｐ型基板(200) 上に形成し
たＮ型エピタキシャル層(230) で構成し、このＮ型エピ
タキシャル層(230) 内の各Ｐ型領域（ベース）における
各内部のＮ型領域を、一対のスイッチングトランジスタ
(124) (126) ではコレクター(132) (138) とする一方、
定電流源トランジスタ(128) ではエミッター(148) とし
てそれぞれ構成する。 【効果】 Ｎ型エピタキシャル層(230) が、各トランジ
スタ(124) (126) (128)を相互に接続する配線機能を有
するので、基板表面に設けるべき接点領域が少なくな
り、これにより、高集積化、高速化、低消費電力化を図
ることができる。
て、一対のスイッチングトランジスタ(124) (126) のエ
ミッター(136) (142) および定電流源トランジスタ(12
8) のコレクター(144) を、Ｐ型基板(200) 上に形成し
たＮ型エピタキシャル層(230) で構成し、このＮ型エピ
タキシャル層(230) 内の各Ｐ型領域（ベース）における
各内部のＮ型領域を、一対のスイッチングトランジスタ
(124) (126) ではコレクター(132) (138) とする一方、
定電流源トランジスタ(128) ではエミッター(148) とし
てそれぞれ構成する。 【効果】 Ｎ型エピタキシャル層(230) が、各トランジ
スタ(124) (126) (128)を相互に接続する配線機能を有
するので、基板表面に設けるべき接点領域が少なくな
り、これにより、高集積化、高速化、低消費電力化を図
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＬ（Current Mode
Logic) やＥＣＬ(Emitter Coupled Logic)回路を具現
するための論理素子構造に関するもので、特に、ＣＭＬ
回路のスイッチングトランジスタと定電流源トランジス
タとが、絶縁膜等を利用して電気的に分離されると共
に、一つのＮ型シリコン領域に集積化された半導体装置
に関するものである。
Logic) やＥＣＬ(Emitter Coupled Logic)回路を具現
するための論理素子構造に関するもので、特に、ＣＭＬ
回路のスイッチングトランジスタと定電流源トランジス
タとが、絶縁膜等を利用して電気的に分離されると共
に、一つのＮ型シリコン領域に集積化された半導体装置
に関するものである。
【０００２】
【従来の技術】ＣＭＬ回路とは、エミッターが相互に結
合された一対のスイッチングトランジスタで電流の流れ
を切換えることにより、論理機能を実現する非飽和型論
理回路である。このようなＣＭＬ回路は、トランジスタ
が飽和状態とはならないために高速で動作するが、相対
的に消費電力が大きい。
合された一対のスイッチングトランジスタで電流の流れ
を切換えることにより、論理機能を実現する非飽和型論
理回路である。このようなＣＭＬ回路は、トランジスタ
が飽和状態とはならないために高速で動作するが、相対
的に消費電力が大きい。
【０００３】ＥＣＬ回路を構成する論理素子構造は、上
記のＣＭＬ回路の論理素子構造に別途のＮ型の領域に構
成されたバイポーラトランジスタを用いたエミッターフ
ォロワー（emitter follower) 端を追加し接続した構成
を有している。
記のＣＭＬ回路の論理素子構造に別途のＮ型の領域に構
成されたバイポーラトランジスタを用いたエミッターフ
ォロワー（emitter follower) 端を追加し接続した構成
を有している。
【０００４】このようなエミッターカップル型の半導体
装置を構成するＣＭＬやＥＣＬの例としてインバーター
回路を図３に示している。同図は、後述する図１・図２
および図４の等価回路である。したがって、本明細書に
添付された図１ないし図４において、相互に対応する部
分は、互いに同一の番号を付記している。
装置を構成するＣＭＬやＥＣＬの例としてインバーター
回路を図３に示している。同図は、後述する図１・図２
および図４の等価回路である。したがって、本明細書に
添付された図１ないし図４において、相互に対応する部
分は、互いに同一の番号を付記している。
【０００５】図３において、(162) はＣＭＬ回路を示し
ており、このＣＭＬ回路(162) にエミッターフォロワー
回路(164) を接続してＥＣＬ回路が構成されている。
ており、このＣＭＬ回路(162) にエミッターフォロワー
回路(164) を接続してＥＣＬ回路が構成されている。
【０００６】上記構成のＣＭＬインバーター回路では、
入力(106) に第１定電圧ノード(108) よりも低い“Ｌ”
状態の電圧が印加されると、電流は、第１電源ノード(1
02)から、抵抗(122) ・一方のスイッチングトランジス
タ(126) ・定電流源トランジスタ(128) ・抵抗(130) を
通して、第２電源ノード(104) に流れる一方、抵抗(12
0) と他方のスイッチングトランジスタ(124) とは電流
が遮断されるので、ＣＭＬインバーター出力ノード(11
2) の電圧は、第１電源ノード(102) と同電圧になっ
て、“Ｈ”状態となる。これにより、ＣＭＬインバータ
ー出力ノード(158) の電圧は、ＣＭＬインバーター出力
ノード(112) の電圧から、トランジスタ(150)のベース
・エミッター間の電圧降下分だけ低い電圧レベルにな
り、“Ｈ”状態になる。
入力(106) に第１定電圧ノード(108) よりも低い“Ｌ”
状態の電圧が印加されると、電流は、第１電源ノード(1
02)から、抵抗(122) ・一方のスイッチングトランジス
タ(126) ・定電流源トランジスタ(128) ・抵抗(130) を
通して、第２電源ノード(104) に流れる一方、抵抗(12
0) と他方のスイッチングトランジスタ(124) とは電流
が遮断されるので、ＣＭＬインバーター出力ノード(11
2) の電圧は、第１電源ノード(102) と同電圧になっ
て、“Ｈ”状態となる。これにより、ＣＭＬインバータ
ー出力ノード(158) の電圧は、ＣＭＬインバーター出力
ノード(112) の電圧から、トランジスタ(150)のベース
・エミッター間の電圧降下分だけ低い電圧レベルにな
り、“Ｈ”状態になる。
【０００７】一方、入力(106) に第１定電圧ノード(10
8) よりも高い“Ｈ”状態の電圧が印加されると、抵抗
(122) ・トランジスタ(126) は電流が遮断され、電流は
第１電源ノード(102) から、抵抗(120) ・トランジスタ
(124) ・定電流源トランジスタ(128) ・抵抗(130) を通
して第２電源ノード(104) に流れ、ＣＭＬインバーター
出力ノード(112) の電圧は、第１電源ノード(102) か
ら、電流が抵抗(120) を流れる際の電圧降下分だけ低い
電圧レベルになり、“Ｌ”状態となる。このとき、ＣＭ
Ｌインバーター出力ノード(158) の電圧は、上記のＣＭ
Ｌインバーター出力ノード(112) の電圧から、トランジ
スタ(150) のベース・エミッター間の電圧降下分だけさ
らに低い電圧レベルになり、“Ｌ”状態になる。
8) よりも高い“Ｈ”状態の電圧が印加されると、抵抗
(122) ・トランジスタ(126) は電流が遮断され、電流は
第１電源ノード(102) から、抵抗(120) ・トランジスタ
(124) ・定電流源トランジスタ(128) ・抵抗(130) を通
して第２電源ノード(104) に流れ、ＣＭＬインバーター
出力ノード(112) の電圧は、第１電源ノード(102) か
ら、電流が抵抗(120) を流れる際の電圧降下分だけ低い
電圧レベルになり、“Ｌ”状態となる。このとき、ＣＭ
Ｌインバーター出力ノード(158) の電圧は、上記のＣＭ
Ｌインバーター出力ノード(112) の電圧から、トランジ
スタ(150) のベース・エミッター間の電圧降下分だけさ
らに低い電圧レベルになり、“Ｌ”状態になる。
【０００８】上記のようなＣＭＬ及びＥＣＬ回路を具現
する従来の構成を図４に示している。同図中、(162) は
ＣＭＬ回路のトランジスタ構造の断面図及び回路連結
図、(164) はエミッターフォロワー端を構成するトラン
ジスタ構造の断面図及び回路連結図である。
する従来の構成を図４に示している。同図中、(162) は
ＣＭＬ回路のトランジスタ構造の断面図及び回路連結
図、(164) はエミッターフォロワー端を構成するトラン
ジスタ構造の断面図及び回路連結図である。
【０００９】ＣＭＬ及びＥＣＬ回路を構成するそれぞれ
のトランジスタは、同図のように、互いに電気的に分離
されていて、各エミッター・ベース・コレクターの各々
の接点がウエハーの表面部分、すなわち、上部分に設け
られて、これら接点を相互に連結して回路が構成されて
いる。
のトランジスタは、同図のように、互いに電気的に分離
されていて、各エミッター・ベース・コレクターの各々
の接点がウエハーの表面部分、すなわち、上部分に設け
られて、これら接点を相互に連結して回路が構成されて
いる。
【００１０】同図における抵抗(120) (122) (130) (16
0) は、図３の等価回路に示すものと同等のものであ
る。Ｐ型シリコン基板(200) とＮ型エピタキシャル層(2
30) 間に高濃度Ｎ型埋込層(220) があり、また、各トラ
ンジスタ(124) (126) (128) (150) を相互に電気的に分
離するため、各トランジスタ間のトレンチ（trench) に
絶縁物(210) が充填されている。
0) は、図３の等価回路に示すものと同等のものであ
る。Ｐ型シリコン基板(200) とＮ型エピタキシャル層(2
30) 間に高濃度Ｎ型埋込層(220) があり、また、各トラ
ンジスタ(124) (126) (128) (150) を相互に電気的に分
離するため、各トランジスタ間のトレンチ（trench) に
絶縁物(210) が充填されている。
【００１１】Ｎ型エピタキシャル層(230) 内の各Ｐ型領
域(134) (140) (146) (154) は、各トランジスタのベー
スとしてそれぞれ用いられ、また、各Ｐ型領域内に存在
する高濃度Ｎ型領域(136) (142) (148) (156) は、各ト
ランジスタのエミッターとしてそれぞれ用いられる。
域(134) (140) (146) (154) は、各トランジスタのベー
スとしてそれぞれ用いられ、また、各Ｐ型領域内に存在
する高濃度Ｎ型領域(136) (142) (148) (156) は、各ト
ランジスタのエミッターとしてそれぞれ用いられる。
【００１２】上記エピタキシャル層(230) は、各トラン
ジスタのコレクター(132) (138) (144) (152) として動
作する。なお、このエピタキシャル層(230) に存在する
高濃度Ｎ型層(132A)(138A)(144A)(152A)は、接点(112)
(114) (116) (102) と各トランジスタのコレクター(13
2) (138) (144) (152) とのオーム性接触を得るために
設けられている。
ジスタのコレクター(132) (138) (144) (152) として動
作する。なお、このエピタキシャル層(230) に存在する
高濃度Ｎ型層(132A)(138A)(144A)(152A)は、接点(112)
(114) (116) (102) と各トランジスタのコレクター(13
2) (138) (144) (152) とのオーム性接触を得るために
設けられている。
【００１３】
【発明が解決しようとする課題】上記のような従来の半
導体装置におけるＣＭＬ及びＥＣＬ回路では、各個別の
トランジスタのエミッター・ベース・コレクターに各々
対応するＮ型・Ｐ型・Ｎ型の各領域が、Ｐ型のシリコン
基板(200) 上で各々個別のトランジスタ毎に電気的に分
離され、また、各トランジスタのエミッター・ベース・
コレクターの各接点端子をウエハー上面に設けて、これ
らを相互に配線した回路構成となされているために、ト
ランジスタの集積度が低いという問題を有している。
導体装置におけるＣＭＬ及びＥＣＬ回路では、各個別の
トランジスタのエミッター・ベース・コレクターに各々
対応するＮ型・Ｐ型・Ｎ型の各領域が、Ｐ型のシリコン
基板(200) 上で各々個別のトランジスタ毎に電気的に分
離され、また、各トランジスタのエミッター・ベース・
コレクターの各接点端子をウエハー上面に設けて、これ
らを相互に配線した回路構成となされているために、ト
ランジスタの集積度が低いという問題を有している。
【００１４】また、各トランジスタのコレクター(132)
(138) (144) (152) とＰ型のシリコン基板(200) との間
に接合キャパシタが存在し、このキャパシタは、図３の
回路より明らかなように、スイッチングトランジスタ(1
24) (126) のコレクター端子(112) と(114) とにそれぞ
れ連結されるため、ＣＭＬ及びＥＣＬに供給される電力
が入力信号に応じて論理回路ゲートを通過する時間が多
くかかるようになって、動作速度が遅く、しかも、消費
電力量が多くなるという問題も有している。
(138) (144) (152) とＰ型のシリコン基板(200) との間
に接合キャパシタが存在し、このキャパシタは、図３の
回路より明らかなように、スイッチングトランジスタ(1
24) (126) のコレクター端子(112) と(114) とにそれぞ
れ連結されるため、ＣＭＬ及びＥＣＬに供給される電力
が入力信号に応じて論理回路ゲートを通過する時間が多
くかかるようになって、動作速度が遅く、しかも、消費
電力量が多くなるという問題も有している。
【００１５】本発明は、上記した従来の問題点を解決す
るため、接点の数を最大限減らし、既存の構造に比べ
て、集積度を大きく向上させることができるＣＭＬ及び
ＥＣＬ回路が構成された半導体装置を提供することを目
的としている。
るため、接点の数を最大限減らし、既存の構造に比べ
て、集積度を大きく向上させることができるＣＭＬ及び
ＥＣＬ回路が構成された半導体装置を提供することを目
的としている。
【００１６】本発明の他の目的は、高速動作特性を有す
るＣＭＬ及びＥＣＬの論理半導体装置を提供することに
ある。
るＣＭＬ及びＥＣＬの論理半導体装置を提供することに
ある。
【００１７】
【課題を解決するための手段】上記した目的を達成する
ため、本発明の請求項１記載の半導体装置は、第１の電
源ノードを通して供給された電流の流れを切換えるため
の少なくとも一対のスイッチングトランジスタと、これ
らスイッチングトランジスタ中のいずれか一つのスイッ
チングトランジスタを通して流れる上記電流を第２の電
源ノードへと供給する定電流源トランジスタとを設けて
成るエミッターカップル型の論理回路を備える半導体装
置において、上記各スイッチングトランジスタのエミッ
ターおよび定電流源トランジスタのコレクターとして動
作すべくＰ型基板上に形成されたＮ型エピタキシャル層
と、このＮ型エピタキシャル層内にそれぞれ形成され、
上記スイッチングトランジスタおよび定電流源トランジ
スタの各ベースとして各々動作する少なくとも３個以上
のＰ型領域と、これら各Ｐ型領域内にそれぞれ形成さ
れ、上記各スイッチングトランジスタのコレクターおよ
び定電流源トランジスタのエミッターとして各々動作す
る少なくとも３個以上のＮ型領域とが設けられているこ
とを特徴としている。
ため、本発明の請求項１記載の半導体装置は、第１の電
源ノードを通して供給された電流の流れを切換えるため
の少なくとも一対のスイッチングトランジスタと、これ
らスイッチングトランジスタ中のいずれか一つのスイッ
チングトランジスタを通して流れる上記電流を第２の電
源ノードへと供給する定電流源トランジスタとを設けて
成るエミッターカップル型の論理回路を備える半導体装
置において、上記各スイッチングトランジスタのエミッ
ターおよび定電流源トランジスタのコレクターとして動
作すべくＰ型基板上に形成されたＮ型エピタキシャル層
と、このＮ型エピタキシャル層内にそれぞれ形成され、
上記スイッチングトランジスタおよび定電流源トランジ
スタの各ベースとして各々動作する少なくとも３個以上
のＰ型領域と、これら各Ｐ型領域内にそれぞれ形成さ
れ、上記各スイッチングトランジスタのコレクターおよ
び定電流源トランジスタのエミッターとして各々動作す
る少なくとも３個以上のＮ型領域とが設けられているこ
とを特徴としている。
【００１８】請求項２記載の半導体装置は、上記請求項
１記載の装置において、上記Ｐ型基板上に電気的に分離
された一つの上記Ｎ型エピタキシャル層内に、上記スイ
ッチングトランジスタおよび定電流源トランジスタが集
積されていることを特徴としている。
１記載の装置において、上記Ｐ型基板上に電気的に分離
された一つの上記Ｎ型エピタキシャル層内に、上記スイ
ッチングトランジスタおよび定電流源トランジスタが集
積されていることを特徴としている。
【００１９】請求項３記載の半導体装置は、上記請求項
１又は２記載の装置において、上記Ｎ型エピタキシャル
層とＰ型基板間に高濃度のＮ型埋込層が形成されている
ことを特徴としている。
１又は２記載の装置において、上記Ｎ型エピタキシャル
層とＰ型基板間に高濃度のＮ型埋込層が形成されている
ことを特徴としている。
【００２０】請求項４記載の半導体装置は、少なくとも
一対のスイッチングトランジスタと、定電流源トランジ
スタと、出力バッファー用のエミッターフォロワートラ
ンジスタとを設けて成るエミッターカップル型の論理回
路を備える半導体装置において、Ｐ型基板内に高濃度ド
ーピングにより形成され、上記各スイッチングトランジ
スタのエミッターおよび定電流源トランジスタのコレク
ターとして動作する第１のＮ型領域と、この第１のＮ型
領域とは別に上記Ｐ型基板内に高濃度ドーピングにより
形成され、上記エミッターフォロワートランジスタのコ
レクターとして動作する第２のＮ型領域と、上記第１の
Ｎ型領域上に柱形状にそれぞれ形成され、上記各スイッ
チングトランジスタおよび定電流源トランジスタの各ベ
ースとして動作する３個以上のＰ型領域と、上記第２の
Ｎ型領域上に柱形状に形成され、上記エミッターフォロ
ワートランジスタのベースとして動作する他の一つのＰ
型領域と、これらＰ型領域の各上部にそれぞれ柱形状に
形成され、上記各スイッチングトランジスタの各々のコ
レクターおよび上記定電流源トランジスタとエミッター
フォロワートランジスタとの各エミッターとしてそれぞ
れ動作する少なくとも４個以上の第３のＮ型領域とが設
けられていることを特徴としている。
一対のスイッチングトランジスタと、定電流源トランジ
スタと、出力バッファー用のエミッターフォロワートラ
ンジスタとを設けて成るエミッターカップル型の論理回
路を備える半導体装置において、Ｐ型基板内に高濃度ド
ーピングにより形成され、上記各スイッチングトランジ
スタのエミッターおよび定電流源トランジスタのコレク
ターとして動作する第１のＮ型領域と、この第１のＮ型
領域とは別に上記Ｐ型基板内に高濃度ドーピングにより
形成され、上記エミッターフォロワートランジスタのコ
レクターとして動作する第２のＮ型領域と、上記第１の
Ｎ型領域上に柱形状にそれぞれ形成され、上記各スイッ
チングトランジスタおよび定電流源トランジスタの各ベ
ースとして動作する３個以上のＰ型領域と、上記第２の
Ｎ型領域上に柱形状に形成され、上記エミッターフォロ
ワートランジスタのベースとして動作する他の一つのＰ
型領域と、これらＰ型領域の各上部にそれぞれ柱形状に
形成され、上記各スイッチングトランジスタの各々のコ
レクターおよび上記定電流源トランジスタとエミッター
フォロワートランジスタとの各エミッターとしてそれぞ
れ動作する少なくとも４個以上の第３のＮ型領域とが設
けられていることを特徴としている。
【００２１】請求項５記載の半導体装置は、上記請求項
４記載の装置において、上記スイッチングトランジスタ
および定電流源トランジスタが、上記Ｐ型基板と電気的
に分離された上記第１のＮ型領域により相互に電気的に
接続され集積されていることを特徴としている。
４記載の装置において、上記スイッチングトランジスタ
および定電流源トランジスタが、上記Ｐ型基板と電気的
に分離された上記第１のＮ型領域により相互に電気的に
接続され集積されていることを特徴としている。
【００２２】
【作用】上記請求項１記載の半導体装置においては、バ
イポーラトランジスタをＰ型基板上に縦方向にＮ型、Ｐ
型、Ｎ型の三層設けて構成することを前提として、上方
のＮ型をコレクター、Ｐ型をベース、下方のＮ型をエミ
ッターとする上向動作トランジスタをスイッチングトラ
ンジスタとして形成する一方、下方のＮ型をコレクタ
ー、Ｐ型をベース、上方のＮ型をエミッターとする下向
動作トランジスタを定電流源トランジスタとして形成し
ている。
イポーラトランジスタをＰ型基板上に縦方向にＮ型、Ｐ
型、Ｎ型の三層設けて構成することを前提として、上方
のＮ型をコレクター、Ｐ型をベース、下方のＮ型をエミ
ッターとする上向動作トランジスタをスイッチングトラ
ンジスタとして形成する一方、下方のＮ型をコレクタ
ー、Ｐ型をベース、上方のＮ型をエミッターとする下向
動作トランジスタを定電流源トランジスタとして形成し
ている。
【００２３】これにより、定電流源トランジスタのコレ
クターと、少なくともこれに隣接するスイッチングトラ
ンジスタのエミッターとは、これらがそれぞれ形成され
る下方のＮ型領域、すなわち、Ｎ型エピタキシャル層
に、両トランジスタ間を電気的に分離する分離層を設け
ずに構成することによって、このＮ型エピタキシャル層
が、定電流源トランジスタのコレクターとスイッチング
トランジスタのエミッターとの相互接続配線としても機
能するエミッターカップル型の回路構成となる。
クターと、少なくともこれに隣接するスイッチングトラ
ンジスタのエミッターとは、これらがそれぞれ形成され
る下方のＮ型領域、すなわち、Ｎ型エピタキシャル層
に、両トランジスタ間を電気的に分離する分離層を設け
ずに構成することによって、このＮ型エピタキシャル層
が、定電流源トランジスタのコレクターとスイッチング
トランジスタのエミッターとの相互接続配線としても機
能するエミッターカップル型の回路構成となる。
【００２４】この結果、定電流源トランジスタのコレク
ターとスイッチングトランジスタのエミッターとの接続
を基板表面の配線で行っていた従来の構造に比べ、この
配線のための接点領域や、トランジスタ間の分離層が必
要でなくなるので、集積度が向上する。また、電流経路
長も短くなると共に、Ｎ型とＰ型基板間に存在する接合
キャパシタはスイッチングトランジスタのエミッターに
連結された構成ともなり、このエミッターの電圧変化
は、コレクターの電圧変化に比べて大幅に少ないので、
従来のものより動作速度が速くなる。
ターとスイッチングトランジスタのエミッターとの接続
を基板表面の配線で行っていた従来の構造に比べ、この
配線のための接点領域や、トランジスタ間の分離層が必
要でなくなるので、集積度が向上する。また、電流経路
長も短くなると共に、Ｎ型とＰ型基板間に存在する接合
キャパシタはスイッチングトランジスタのエミッターに
連結された構成ともなり、このエミッターの電圧変化
は、コレクターの電圧変化に比べて大幅に少ないので、
従来のものより動作速度が速くなる。
【００２５】請求項２記載の半導体装置においては、一
つのＮ型エピタキシャル層内に、ＣＭＬ回路を構成する
複数のスイッチングトランジスタと定電流源トランジス
タとが設けられているので、各スイッチングトランジス
タの各々のエミッターは、定電流源トランジスタのコレ
クターに上記エピタキシャル層によって電気的に接続さ
れた構成となっている。したがって、このための接続配
線や、配線のための接点領域が各スイッチングトランジ
スタおよび定電流源トランジスタの全体にわたって不要
となるので、集積度がさらに向上する。
つのＮ型エピタキシャル層内に、ＣＭＬ回路を構成する
複数のスイッチングトランジスタと定電流源トランジス
タとが設けられているので、各スイッチングトランジス
タの各々のエミッターは、定電流源トランジスタのコレ
クターに上記エピタキシャル層によって電気的に接続さ
れた構成となっている。したがって、このための接続配
線や、配線のための接点領域が各スイッチングトランジ
スタおよび定電流源トランジスタの全体にわたって不要
となるので、集積度がさらに向上する。
【００２６】請求項３記載の半導体装置においては、Ｎ
型エピタキシャル層とＰ型基板間に高濃度のＮ型埋込層
が形成されているので、上記エピタキシャル層が各トラ
ンジスタ間の接続配線として機能するときの抵抗が小さ
く、これにより、良好な特性を維持することができる。
型エピタキシャル層とＰ型基板間に高濃度のＮ型埋込層
が形成されているので、上記エピタキシャル層が各トラ
ンジスタ間の接続配線として機能するときの抵抗が小さ
く、これにより、良好な特性を維持することができる。
【００２７】請求項４記載の半導体装置においては、前
記請求項１記載の装置とほぼ同様に、第１のＮ型領域が
定電流源トランジスタのコレクターとスイッチングトラ
ンジスタのエミッターとの相互接続配線としても機能す
るエミッターカップル型の回路構成となる。この結果、
請求項１記載の装置と同様に、集積度が向上すると共
に、動作速度が速くなる。
記請求項１記載の装置とほぼ同様に、第１のＮ型領域が
定電流源トランジスタのコレクターとスイッチングトラ
ンジスタのエミッターとの相互接続配線としても機能す
るエミッターカップル型の回路構成となる。この結果、
請求項１記載の装置と同様に、集積度が向上すると共
に、動作速度が速くなる。
【００２８】請求項５記載の半導体装置は、一つのＣＭ
Ｌ回路を構成する複数のスイッチングトランジスタと定
電流源トランジスタとが第１のＮ型領域により接続され
ているので、これらスイッチングトランジスタの各々の
エミッターと定電流源トランジスタのコレクターとを相
互に配線するための接点領域や接続配線が全体にわたっ
て不要となるので、集積度がさらに向上する。
Ｌ回路を構成する複数のスイッチングトランジスタと定
電流源トランジスタとが第１のＮ型領域により接続され
ているので、これらスイッチングトランジスタの各々の
エミッターと定電流源トランジスタのコレクターとを相
互に配線するための接点領域や接続配線が全体にわたっ
て不要となるので、集積度がさらに向上する。
【００２９】
【実施例】〔実施例１〕以下、本発明の一実施例におけ
る半導体装置について図１を参照しつつ詳細に説明す
る。図１には、本発明の第１実施例におけるＣＭＬ及び
ＥＣＬ回路を構成する断面図を示しており、前記同様に
絶縁物(210) が充填されたトレンチ等によって電気的に
分離された一つのエピタキシャル層(230) に、ＣＭＬ回
路を構成する種々のトランジスタが高い集積度で集積さ
れ、また、スイッチング素子に用いるトランジスタ(12
4) (126) のコレクター(132) (138) とシリコン基板(20
0) 間が電気的に分離され、両者間のキャパシタが最小
化された特徴を有している。
る半導体装置について図１を参照しつつ詳細に説明す
る。図１には、本発明の第１実施例におけるＣＭＬ及び
ＥＣＬ回路を構成する断面図を示しており、前記同様に
絶縁物(210) が充填されたトレンチ等によって電気的に
分離された一つのエピタキシャル層(230) に、ＣＭＬ回
路を構成する種々のトランジスタが高い集積度で集積さ
れ、また、スイッチング素子に用いるトランジスタ(12
4) (126) のコレクター(132) (138) とシリコン基板(20
0) 間が電気的に分離され、両者間のキャパシタが最小
化された特徴を有している。
【００３０】図中、(162) は、ＣＭＬ回路を構成する論
理素子の断面図および回路連結図、(164) は、エミッタ
ーフォロワー端を構成するトランジスタの断面図および
回路連結図である。
理素子の断面図および回路連結図、(164) は、エミッタ
ーフォロワー端を構成するトランジスタの断面図および
回路連結図である。
【００３１】抵抗(120) (122) (130) (160) は、前記の
図３の等価回路を参照して先に説明したものと同等のも
のである。Ｐ型シリコン基板(200) とＮ型エピタキシャ
ル層(230) 間に高濃度Ｎ型埋込層(220) があり、ＣＭＬ
回路のトランジスタ(124) (126) (128) とエミッターフ
ォロワー端(164) のトランジスタ(150) との間に、これ
らを相互に電気的に分離するため、絶縁膜(210) が充填
されたトレンチが設けられている。
図３の等価回路を参照して先に説明したものと同等のも
のである。Ｐ型シリコン基板(200) とＮ型エピタキシャ
ル層(230) 間に高濃度Ｎ型埋込層(220) があり、ＣＭＬ
回路のトランジスタ(124) (126) (128) とエミッターフ
ォロワー端(164) のトランジスタ(150) との間に、これ
らを相互に電気的に分離するため、絶縁膜(210) が充填
されたトレンチが設けられている。
【００３２】ＣＭＬ回路は、上向動作トランジスタ(12
4) (126) と、下向動作トランジスタ(128) とを用いて
構成され、また、エミッターフォロワー端(164) は、下
向動作トランジスタ(150) を用いて構成されている。
4) (126) と、下向動作トランジスタ(128) とを用いて
構成され、また、エミッターフォロワー端(164) は、下
向動作トランジスタ(150) を用いて構成されている。
【００３３】Ｎ型のエピタキシャル層(230) 内にあるＰ
型の領域（１３４） （１４０） （１４６） （１５
４）は、各トランジスタのベースとして動作し、各Ｐ型
領域（１３４） （１４０） 内に存在する高濃度Ｎ型
領域(132) (138) は、トランジスタ(124) (126) のコレ
クターとして動作する。一方、Ｐ型領域(146) (154) 内
の高濃度Ｎ型領域(148) (156) はトランジスタ(128) (1
50) のエミッターとして動作する。
型の領域（１３４） （１４０） （１４６） （１５
４）は、各トランジスタのベースとして動作し、各Ｐ型
領域（１３４） （１４０） 内に存在する高濃度Ｎ型
領域(132) (138) は、トランジスタ(124) (126) のコレ
クターとして動作する。一方、Ｐ型領域(146) (154) 内
の高濃度Ｎ型領域(148) (156) はトランジスタ(128) (1
50) のエミッターとして動作する。
【００３４】エピタキシャル層(230) は、トランジスタ
(124) (126) に対してはエミッター(136) (142) として
動作し、トランジスタ(128) (150) に対してはコレクタ
ー(144) (152) として動作すると同時に、これらを相互
に接続する前記の接点(116)の機能も兼用する。
(124) (126) に対してはエミッター(136) (142) として
動作し、トランジスタ(128) (150) に対してはコレクタ
ー(144) (152) として動作すると同時に、これらを相互
に接続する前記の接点(116)の機能も兼用する。
【００３５】上記構成の論理回路の製作方法について説
明すると、まず、ウエハー状のＰ型のシリコン基板(20
0) にＮ型不純物（impurity) である砒素（As）と同じ
５価の元素を拡散させて、高濃度の埋込層(220) を作製
した後、低濃度のＮ型エピタキシャル層(230) を成長さ
せる。
明すると、まず、ウエハー状のＰ型のシリコン基板(20
0) にＮ型不純物（impurity) である砒素（As）と同じ
５価の元素を拡散させて、高濃度の埋込層(220) を作製
した後、低濃度のＮ型エピタキシャル層(230) を成長さ
せる。
【００３６】その後、素子分離のため、ドライエッチン
グ装置を利用してトレンチを作った後、絶縁膜(210) で
トレンチ領域を充填する。
グ装置を利用してトレンチを作った後、絶縁膜(210) で
トレンチ領域を充填する。
【００３７】次いで、ウエハー全面に酸化膜を適切な厚
さで成長させた後、マスクを利用してベース領域(134)
(140) (146) (154) にＰ型の不純物である硼素（Ｂ) 元
素を注入し、再びマスクを用いて定電流源トランジスタ
及びエミッターフォロワー端トランジスタの各エミッタ
ー領域(148) (156) と、スイッチングトランジスタのコ
レクター領域(132) (138) 、およびエミッターフォロワ
ー端のトランジスタのコレクター接点領域(152A)に砒素
と同じ５価の元素を注入する。
さで成長させた後、マスクを利用してベース領域(134)
(140) (146) (154) にＰ型の不純物である硼素（Ｂ) 元
素を注入し、再びマスクを用いて定電流源トランジスタ
及びエミッターフォロワー端トランジスタの各エミッタ
ー領域(148) (156) と、スイッチングトランジスタのコ
レクター領域(132) (138) 、およびエミッターフォロワ
ー端のトランジスタのコレクター接点領域(152A)に砒素
と同じ５価の元素を注入する。
【００３８】そして、ウエハー上面の酸化膜上に、ポリ
シリコンを利用して抵抗(120) (122) (130) (160) を形
成し、その後、マスクを利用して必要な接点間に金属配
線をする。
シリコンを利用して抵抗(120) (122) (130) (160) を形
成し、その後、マスクを利用して必要な接点間に金属配
線をする。
【００３９】以上の説明のように、上記実施例の構成に
おいては、バイポーラトランジスタがＰ型のウエハーの
上面からＮ型、Ｐ型、Ｎ型に形成されるとき、上方のＮ
型をトランジスタのコレクター、Ｐ型をベース、下方の
Ｎ型をエミッターとして動作する上向動作トランジスタ
を、ＣＭＬのスイッチングトランジスタ(124) (126)に
用いる一方、下方のＮ型をコレクター、Ｐ型をベース、
上方のＮ型をエミッターとして動作する下向動作トラン
ジスタをＣＭＬの定電流源トランジスタ(128)に用いて
構成している。
おいては、バイポーラトランジスタがＰ型のウエハーの
上面からＮ型、Ｐ型、Ｎ型に形成されるとき、上方のＮ
型をトランジスタのコレクター、Ｐ型をベース、下方の
Ｎ型をエミッターとして動作する上向動作トランジスタ
を、ＣＭＬのスイッチングトランジスタ(124) (126)に
用いる一方、下方のＮ型をコレクター、Ｐ型をベース、
上方のＮ型をエミッターとして動作する下向動作トラン
ジスタをＣＭＬの定電流源トランジスタ(128)に用いて
構成している。
【００４０】この場合、各トランジスタの上方のＮ型領
域、及びＰ型領域は相互トランジスタ間でそれぞれ電気
的に分離されるが、一つのＣＭＬを構成する各トランジ
スタの下方のＮ型は、Ｐ型のウエハー上に形成された同
一なＮ型領域、すなわち、Ｎ型エピタキシャル層(230)
に形成され、この結果、スイッチングトランジスタ(12
4) (126) のエミッターと定電流源トランジスタ(128)
のコレクターとが上記のエピタキシャル層(230) によっ
て相互に接続されるため、これに該当する別途の接点部
が基板の表面側に必要でなくなるので、既存の構造に比
べて、集積度を大きく向上させることができる。また、
上記のＮ型とＰ型のウエハー基板間に存在する接合キャ
パシタが、従来の構造とは異なるＣＭＬ回路の構成によ
り、共通エミッター端子に連結され、この共通エミッタ
ー端子の電圧変化は、各トランジスタのコレクター端子
の電圧変化に比べて大幅に少ないため、動作速度が非常
に速くなると共に、消費電力をより小さくすることがで
きる。
域、及びＰ型領域は相互トランジスタ間でそれぞれ電気
的に分離されるが、一つのＣＭＬを構成する各トランジ
スタの下方のＮ型は、Ｐ型のウエハー上に形成された同
一なＮ型領域、すなわち、Ｎ型エピタキシャル層(230)
に形成され、この結果、スイッチングトランジスタ(12
4) (126) のエミッターと定電流源トランジスタ(128)
のコレクターとが上記のエピタキシャル層(230) によっ
て相互に接続されるため、これに該当する別途の接点部
が基板の表面側に必要でなくなるので、既存の構造に比
べて、集積度を大きく向上させることができる。また、
上記のＮ型とＰ型のウエハー基板間に存在する接合キャ
パシタが、従来の構造とは異なるＣＭＬ回路の構成によ
り、共通エミッター端子に連結され、この共通エミッタ
ー端子の電圧変化は、各トランジスタのコレクター端子
の電圧変化に比べて大幅に少ないため、動作速度が非常
に速くなると共に、消費電力をより小さくすることがで
きる。
【００４１】〔実施例２〕図２には、本発明の第２実施
例におけるＣＭＬ及びＥＣＬ回路を構成する断面図を示
している。これは、１９９０年韓国特許出願第１７９０
９号における垂直構造を有するバイポーラトランジスタ
の構成を応用している。
例におけるＣＭＬ及びＥＣＬ回路を構成する断面図を示
している。これは、１９９０年韓国特許出願第１７９０
９号における垂直構造を有するバイポーラトランジスタ
の構成を応用している。
【００４２】同図のように、Ｐ型のシリコン基板(200)
と電気的に分離された一つのＮ型領域(240) に、ＣＭＬ
回路の構成に必要な多数のトランジスタが高い集積度で
集積され、また、スイッチング素子に使用されているト
ランジスタ(124) (126) のコレクター(132) (138) とシ
リコン基板(200) 間が電気的に分離され、両者間のキャ
パシタが最小化された特徴を有している。
と電気的に分離された一つのＮ型領域(240) に、ＣＭＬ
回路の構成に必要な多数のトランジスタが高い集積度で
集積され、また、スイッチング素子に使用されているト
ランジスタ(124) (126) のコレクター(132) (138) とシ
リコン基板(200) 間が電気的に分離され、両者間のキャ
パシタが最小化された特徴を有している。
【００４３】図中、(162) で示す部分は、ＣＭＬ回路を
構成する論理素子(124) (126) (128) の断面図および回
路連結図で、(164) で示す部分は、エミッターフォロワ
ートランジスタ(150) の断面図で、(162) の部分と(16
4) の部分とを合わせて、ＥＣＬ回路の論理素子断面図
および回路連結図になっている。
構成する論理素子(124) (126) (128) の断面図および回
路連結図で、(164) で示す部分は、エミッターフォロワ
ートランジスタ(150) の断面図で、(162) の部分と(16
4) の部分とを合わせて、ＥＣＬ回路の論理素子断面図
および回路連結図になっている。
【００４４】本構成においても、抵抗(120) (122) (13
0) (160) は、前記の図３の等価回路を参照して先に説
明したものと同等のものである。Ｐ型シリコン基板(20
0) には、ＣＭＬ回路のトランジスタ(124) (126) (128)
とエミッターフォロワー端(164) のトランジスタ(150)
を電気的に分離するため、高濃度Ｎ型拡散領域(240)
が形成されている。
0) (160) は、前記の図３の等価回路を参照して先に説
明したものと同等のものである。Ｐ型シリコン基板(20
0) には、ＣＭＬ回路のトランジスタ(124) (126) (128)
とエミッターフォロワー端(164) のトランジスタ(150)
を電気的に分離するため、高濃度Ｎ型拡散領域(240)
が形成されている。
【００４５】そして、シリコン基板(200) 上方のＮ型エ
ピタキシャル層(132) (138) (148)(156) と、Ｐ型領域
(134) (149) (146) (154) は、各トランジスタ毎にトレ
ンチ形態を有する構造で分離される一方、下方のＮ型拡
散領域(240) は、ＣＭＬ回路の各トランジスタにおける
互いに同一な領域を連結している。
ピタキシャル層(132) (138) (148)(156) と、Ｐ型領域
(134) (149) (146) (154) は、各トランジスタ毎にトレ
ンチ形態を有する構造で分離される一方、下方のＮ型拡
散領域(240) は、ＣＭＬ回路の各トランジスタにおける
互いに同一な領域を連結している。
【００４６】上記のＣＭＬ回路においても、スイッチン
グトランジスタは上向きに動作するトランジスタ(124)
(126) を用いて構成され、また、定電流源トランジスタ
は下向きに動作するトランジスタ(128) を用いて構成さ
れる。エミッターフォロワー端（164)では、下向トラン
ジスタ(150) として構成されている。高濃度Ｎ型拡散領
域(240) は、トランジスタ(124) (126) に対してはエミ
ッター(136) (142) として動作し、トランジスタ(128)
(150) に対してはコレクター(144) (152) として動作す
る。
グトランジスタは上向きに動作するトランジスタ(124)
(126) を用いて構成され、また、定電流源トランジスタ
は下向きに動作するトランジスタ(128) を用いて構成さ
れる。エミッターフォロワー端（164)では、下向トラン
ジスタ(150) として構成されている。高濃度Ｎ型拡散領
域(240) は、トランジスタ(124) (126) に対してはエミ
ッター(136) (142) として動作し、トランジスタ(128)
(150) に対してはコレクター(144) (152) として動作す
る。
【００４７】各Ｐ型領域(134) (149) 上にあるＮ型エピ
タキシャル層(132) (138) は、スイッチングトランジス
タ(124) (126) ではコレクターとして動作し、また、Ｎ
型エピタキシャル層(148) (156) は、定電流源トランジ
スタ及びエミッターフォロワー端トランジスタ(128) (1
50) ではエミッターとしてそれぞれ動作する。
タキシャル層(132) (138) は、スイッチングトランジス
タ(124) (126) ではコレクターとして動作し、また、Ｎ
型エピタキシャル層(148) (156) は、定電流源トランジ
スタ及びエミッターフォロワー端トランジスタ(128) (1
50) ではエミッターとしてそれぞれ動作する。
【００４８】上記の構造の論理回路を製作する方法は、
まず、Ｐ型のウエハー状のシリコン基板(200) の上方に
トランジスタのベース(134) (140) (146) (154) を作る
ために、硼素（Ｂ）等の３価元素を適切な量で、ウエハ
ー全面に注入する。
まず、Ｐ型のウエハー状のシリコン基板(200) の上方に
トランジスタのベース(134) (140) (146) (154) を作る
ために、硼素（Ｂ）等の３価元素を適切な量で、ウエハ
ー全面に注入する。
【００４９】次いで、マスクを利用して、トランジスタ
になる柱（Pillar) だけ残すようにドライエッチングす
る。その後、下方のＮ型(240) を形成するために、マス
クを用いて所定の領域に、砒素（As）等の５価元素を注
入した後、拡散させる。
になる柱（Pillar) だけ残すようにドライエッチングす
る。その後、下方のＮ型(240) を形成するために、マス
クを用いて所定の領域に、砒素（As）等の５価元素を注
入した後、拡散させる。
【００５０】その後、Ｐ型ポリシリコンを各トランジス
タベースの側面に設け、次いで、トランジスタ上方のＮ
型エピタキシャル層(132) (138) (148) (156) に、砒素
等の５価元素を高濃度に注入し、その後、各柱間を絶縁
膜で覆う。
タベースの側面に設け、次いで、トランジスタ上方のＮ
型エピタキシャル層(132) (138) (148) (156) に、砒素
等の５価元素を高濃度に注入し、その後、各柱間を絶縁
膜で覆う。
【００５１】次いで、絶縁膜上にポリシリコンを蒸着さ
せ、抵抗(120) (122) (130) (160)を形成し、マスクを
利用して各素子の接点を金属配線で連結して回路を完成
する。
せ、抵抗(120) (122) (130) (160)を形成し、マスクを
利用して各素子の接点を金属配線で連結して回路を完成
する。
【００５２】以上の説明のように、本実施例において
は、各トランジスタの上方のＮ型領域及びＰ型領域は、
トランジスタ毎にトレンチ等によりそれぞれ電気的に分
離されるが、一つのＣＭＬを構成する各トランジスタの
下方のＮ型は、Ｐ型のウエハー上に形成された同一なＮ
型領域で相互に接続された構成となっている。これによ
り、前記実施例同様に、スイッチングトランジスタのエ
ミッターと定電流源トランジスタのコレクターとを相互
に接続するための別途の接点が必要でなくなり、既存の
構造に比べて、集積度を大きく向上させることができる
と共に、スイッチングトランジスタのコレクターと基板
間のキャパシタが最小化されるので、動作速度が非常に
速くなるという効果が得られる。
は、各トランジスタの上方のＮ型領域及びＰ型領域は、
トランジスタ毎にトレンチ等によりそれぞれ電気的に分
離されるが、一つのＣＭＬを構成する各トランジスタの
下方のＮ型は、Ｐ型のウエハー上に形成された同一なＮ
型領域で相互に接続された構成となっている。これによ
り、前記実施例同様に、スイッチングトランジスタのエ
ミッターと定電流源トランジスタのコレクターとを相互
に接続するための別途の接点が必要でなくなり、既存の
構造に比べて、集積度を大きく向上させることができる
と共に、スイッチングトランジスタのコレクターと基板
間のキャパシタが最小化されるので、動作速度が非常に
速くなるという効果が得られる。
【００５３】
【発明の効果】以上のように、本発明の請求項１記載の
半導体装置は、少なくとも一対のスイッチングトランジ
スタのエミッターおよび定電流源トランジスタのコレク
ターとして動作すべくＰ型基板上に形成されたＮ型エピ
タキシャル層と、このＮ型エピタキシャル層内にそれぞ
れ形成され、上記スイッチングトランジスタおよび定電
流源トランジスタの各ベースとして各々動作する少なく
とも３個以上のＰ型領域と、これら各Ｐ型領域内にそれ
ぞれ形成され、上記各スイッチングトランジスタのコレ
クターおよび定電流源トランジスタのエミッターとして
各々動作する少なくとも３個以上のＮ型領域とが設けら
れている構成である。
半導体装置は、少なくとも一対のスイッチングトランジ
スタのエミッターおよび定電流源トランジスタのコレク
ターとして動作すべくＰ型基板上に形成されたＮ型エピ
タキシャル層と、このＮ型エピタキシャル層内にそれぞ
れ形成され、上記スイッチングトランジスタおよび定電
流源トランジスタの各ベースとして各々動作する少なく
とも３個以上のＰ型領域と、これら各Ｐ型領域内にそれ
ぞれ形成され、上記各スイッチングトランジスタのコレ
クターおよび定電流源トランジスタのエミッターとして
各々動作する少なくとも３個以上のＮ型領域とが設けら
れている構成である。
【００５４】これにより、定電流源トランジスタのコレ
クターとスイッチングトランジスタのエミッターとの接
続を基板表面の配線で行っていた従来の構造に比べ、こ
の配線のための接点領域や、トランジスタ間の分離層が
必要でなくなるので、集積度が向上する。また、電流経
路長も短くなると共に、Ｎ型とＰ型基板間に存在する接
合キャパシタはスイッチングトランジスタのエミッター
に連結された構成ともなり、このエミッターの電圧変化
は、コレクターの電圧変化に比べて大幅に少ないので、
従来のものより動作速度が速くなるという効果を奏す
る。
クターとスイッチングトランジスタのエミッターとの接
続を基板表面の配線で行っていた従来の構造に比べ、こ
の配線のための接点領域や、トランジスタ間の分離層が
必要でなくなるので、集積度が向上する。また、電流経
路長も短くなると共に、Ｎ型とＰ型基板間に存在する接
合キャパシタはスイッチングトランジスタのエミッター
に連結された構成ともなり、このエミッターの電圧変化
は、コレクターの電圧変化に比べて大幅に少ないので、
従来のものより動作速度が速くなるという効果を奏す
る。
【００５５】請求項２記載の半導体装置は、上記Ｐ型基
板上に電気的に分離された一つの上記Ｎ型エピタキシャ
ル層内に、上記スイッチングトランジスタおよび定電流
源トランジスタが集積されている構成である。
板上に電気的に分離された一つの上記Ｎ型エピタキシャ
ル層内に、上記スイッチングトランジスタおよび定電流
源トランジスタが集積されている構成である。
【００５６】これにより、複数のスイッチングトランジ
スタ各々のエミッターと定電流源トランジスタのコレク
ターとを相互に接続するための接点領域や接続配線が各
スイッチングトランジスタおよび定電流源トランジスタ
の全体にわたって不要となるので、集積度がさらに向上
するという効果を奏する。
スタ各々のエミッターと定電流源トランジスタのコレク
ターとを相互に接続するための接点領域や接続配線が各
スイッチングトランジスタおよび定電流源トランジスタ
の全体にわたって不要となるので、集積度がさらに向上
するという効果を奏する。
【００５７】請求項３記載の半導体装置は、上記Ｎ型エ
ピタキシャル層とＰ型基板間に高濃度のＮ型埋込層が形
成されている構成である。
ピタキシャル層とＰ型基板間に高濃度のＮ型埋込層が形
成されている構成である。
【００５８】これにより、Ｎ型エピタキシャル層が各ト
ランジスタ間の接続配線として機能するときの抵抗が小
さく、これにより、良好な特性を維持することができる
という効果を奏する。
ランジスタ間の接続配線として機能するときの抵抗が小
さく、これにより、良好な特性を維持することができる
という効果を奏する。
【００５９】請求項４記載の半導体装置は、Ｐ型基板内
に高濃度ドーピングにより形成され、上記各スイッチン
グトランジスタのエミッターおよび定電流源トランジス
タのコレクターとして動作する第１のＮ型領域と、この
第１のＮ型領域とは別に上記Ｐ型基板内に高濃度ドーピ
ングにより形成され、上記エミッターフォロワートラン
ジスタのコレクターとして動作する第２のＮ型領域と、
上記第１のＮ型領域上に柱形状にそれぞれ形成され、上
記各スイッチングトランジスタおよび定電流源トランジ
スタの各ベースとして動作する３個以上のＰ型領域と、
上記第２のＮ型領域上に柱形状に形成され、上記エミッ
ターフォロワートランジスタのベースとして動作する他
の一つのＰ型領域と、これらＰ型領域の各上部にそれぞ
れ柱形状に形成され、上記各スイッチングトランジスタ
の各々のコレクターおよび上記定電流源トランジスタと
エミッターフォロワートランジスタとの各エミッターと
してそれぞれ動作する少なくとも４個以上の第３のＮ型
領域とが設けられている構成である。
に高濃度ドーピングにより形成され、上記各スイッチン
グトランジスタのエミッターおよび定電流源トランジス
タのコレクターとして動作する第１のＮ型領域と、この
第１のＮ型領域とは別に上記Ｐ型基板内に高濃度ドーピ
ングにより形成され、上記エミッターフォロワートラン
ジスタのコレクターとして動作する第２のＮ型領域と、
上記第１のＮ型領域上に柱形状にそれぞれ形成され、上
記各スイッチングトランジスタおよび定電流源トランジ
スタの各ベースとして動作する３個以上のＰ型領域と、
上記第２のＮ型領域上に柱形状に形成され、上記エミッ
ターフォロワートランジスタのベースとして動作する他
の一つのＰ型領域と、これらＰ型領域の各上部にそれぞ
れ柱形状に形成され、上記各スイッチングトランジスタ
の各々のコレクターおよび上記定電流源トランジスタと
エミッターフォロワートランジスタとの各エミッターと
してそれぞれ動作する少なくとも４個以上の第３のＮ型
領域とが設けられている構成である。
【００６０】これにより、請求項１記載の装置とほぼ同
様に、第１のＮ型領域が定電流源トランジスタのコレク
ターとスイッチングトランジスタのエミッターとの相互
接続配線としても機能するので、集積度が向上すると共
に、動作速度が速くなるという効果を奏する。
様に、第１のＮ型領域が定電流源トランジスタのコレク
ターとスイッチングトランジスタのエミッターとの相互
接続配線としても機能するので、集積度が向上すると共
に、動作速度が速くなるという効果を奏する。
【００６１】請求項５記載の半導体装置は、上記スイッ
チングトランジスタおよび定電流源トランジスタが、上
記Ｐ型基板と電気的に分離された上記第１のＮ型領域に
より相互に電気的に接続され集積されている構成であ
る。
チングトランジスタおよび定電流源トランジスタが、上
記Ｐ型基板と電気的に分離された上記第１のＮ型領域に
より相互に電気的に接続され集積されている構成であ
る。
【００６２】これにより、複数のスイッチングトランジ
スタの各々のエミッターと定電流源トランジスタのコレ
クターとを相互に配線するための接点領域や接続配線が
全体にわたって不要となるので、集積度がさらに向上す
るという効果を奏する。
スタの各々のエミッターと定電流源トランジスタのコレ
クターとを相互に配線するための接点領域や接続配線が
全体にわたって不要となるので、集積度がさらに向上す
るという効果を奏する。
【図１】本発明の一実施例におけるＣＭＬ及びＥＣＬ回
路が構成された半導体装置の断面模式図である。
路が構成された半導体装置の断面模式図である。
【図２】本発明の他の実施例におけるＣＭＬ及びＥＣＬ
回路が構成された半導体装置の断面模式図である。
回路が構成された半導体装置の断面模式図である。
【図３】ＣＭＬ及びＥＣＬ回路の一例を示す回路図であ
る。
る。
【図４】従来のＣＭＬ及びＥＣＬ回路が構成された半導
体装置の断面模式図である。
体装置の断面模式図である。
１０２ 第１電源ノード １０４ 第２電源ノード １２４・１２６ スイッチングトランジスタ １２８ 定電流源トランジスタ １５０ エミッターフォロワートランジスタ １３２・１３８・１４４・１５２ エミッター（Ｎ型
領域） １３４・１４０・１４６・１５４ ベース（Ｐ型領
域） １３６・１４２・１４８・１５６ コレクター ２００ Ｐ型シリコン基板 ２２０ 高濃度Ｎ型埋込層 ２３０ Ｎ型エピタキシャル層 ２４０ 第１Ｎ型領域、第２Ｎ型領域
領域） １３４・１４０・１４６・１５４ ベース（Ｐ型領
域） １３６・１４２・１４８・１５６ コレクター ２００ Ｐ型シリコン基板 ２２０ 高濃度Ｎ型埋込層 ２３０ Ｎ型エピタキシャル層 ２４０ 第１Ｎ型領域、第２Ｎ型領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/086 8842−5Ｊ (72)発明者 ヒー ション シン 大韓民国 デジョン−シ デドゥク−グ チュングリ−ドン 152−14 (72)発明者 ウォン チュル ソン 大韓民国 デジョン−シ ユソン−グ ガ ジュン−ドン 236−１ (72)発明者 キュー ホン リー 大韓民国 デジョン−シ デドゥク−グ ボプ−ドン ユウォン・アパート ４− 902 (72)発明者 ジン ヒョー リー 大韓民国 デジョン−シ チュン−グ デ ヒュン−ドン ヒュンダイ・アパート ５ −701
Claims (5)
- 【請求項１】第１の電源ノードを通して供給された電流
の流れを切換えるための少なくとも一対のスイッチング
トランジスタと、これらスイッチングトランジスタ中の
いずれか一つのスイッチングトランジスタを通して流れ
る上記電流を第２の電源ノードへと供給する定電流源ト
ランジスタとを設けて成るエミッターカップル型の論理
回路を備える半導体装置において、 上記各スイッチングトランジスタのエミッターおよび定
電流源トランジスタのコレクターとして動作すべくＰ型
基板上に形成されたＮ型エピタキシャル層と、このＮ型
エピタキシャル層内にそれぞれ形成され、上記スイッチ
ングトランジスタおよび定電流源トランジスタの各ベー
スとして各々動作する少なくとも３個以上のＰ型領域
と、これら各Ｐ型領域内にそれぞれ形成され、上記各ス
イッチングトランジスタのコレクターおよび定電流源ト
ランジスタのエミッターとして各々動作する少なくとも
３個以上のＮ型領域とが設けられていることを特徴とす
る半導体装置。 - 【請求項２】上記Ｐ型基板上に電気的に分離された一つ
の上記Ｎ型エピタキシャル層内に、上記スイッチングト
ランジスタおよび定電流源トランジスタが集積されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】上記Ｎ型エピタキシャル層とＰ型基板間に
高濃度のＮ型埋込層が形成されていることを特徴とする
請求項１又は２記載の半導体装置。 - 【請求項４】少なくとも一対のスイッチングトランジス
タと、定電流源トランジスタと、出力バッファー用のエ
ミッターフォロワートランジスタとを設けて成るエミッ
ターカップル型の論理回路を備える半導体装置におい
て、 Ｐ型基板内に高濃度ドーピングにより形成され、上記各
スイッチングトランジスタのエミッターおよび定電流源
トランジスタのコレクターとして動作する第１のＮ型領
域と、この第１のＮ型領域とは別に上記Ｐ型基板内に高
濃度ドーピングにより形成され、上記エミッターフォロ
ワートランジスタのコレクターとして動作する第２のＮ
型領域と、上記第１のＮ型領域上に柱形状にそれぞれ形
成され、上記各スイッチングトランジスタおよび定電流
源トランジスタの各ベースとして動作する３個以上のＰ
型領域と、上記第２のＮ型領域上に柱形状に形成され、
上記エミッターフォロワートランジスタのベースとして
動作する他の一つのＰ型領域と、これらＰ型領域の各上
部にそれぞれ柱形状に形成され、上記各スイッチングト
ランジスタの各々のコレクターおよび上記定電流源トラ
ンジスタとエミッターフォロワートランジスタとの各エ
ミッターとしてそれぞれ動作する少なくとも４個以上の
第３のＮ型領域とが設けられていることを特徴とする半
導体装置。 - 【請求項５】上記スイッチングトランジスタおよび定電
流源トランジスタが、上記Ｐ型基板と電気的に分離され
た上記第１のＮ型領域により相互に電気的に接続され集
積されていることを特徴とする請求項４記載の半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011456A KR950005463B1 (ko) | 1992-06-29 | 1992-06-29 | 에미터 커플드 논리 반도체 장치 |
| KR92-11456 | 1992-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077082A true JPH077082A (ja) | 1995-01-10 |
| JP2583000B2 JP2583000B2 (ja) | 1997-02-19 |
Family
ID=19335495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158880A Expired - Fee Related JP2583000B2 (ja) | 1992-06-29 | 1993-06-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0582076A1 (ja) |
| JP (1) | JP2583000B2 (ja) |
| KR (1) | KR950005463B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132353A (en) * | 1981-02-09 | 1982-08-16 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS61114568A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979793A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS6098659A (ja) * | 1983-11-02 | 1985-06-01 | Hitachi Ltd | 直列接続トランジスタを有する半導体集積回路 |
-
1992
- 1992-06-29 KR KR1019920011456A patent/KR950005463B1/ko not_active IP Right Cessation
-
1993
- 1993-06-24 EP EP93110134A patent/EP0582076A1/en not_active Withdrawn
- 1993-06-29 JP JP5158880A patent/JP2583000B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132353A (en) * | 1981-02-09 | 1982-08-16 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS61114568A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001387A (ko) | 1994-01-11 |
| JP2583000B2 (ja) | 1997-02-19 |
| KR950005463B1 (ko) | 1995-05-24 |
| EP0582076A1 (en) | 1994-02-09 |
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