JP2927843B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2927843B2 JP2927843B2 JP1310159A JP31015989A JP2927843B2 JP 2927843 B2 JP2927843 B2 JP 2927843B2 JP 1310159 A JP1310159 A JP 1310159A JP 31015989 A JP31015989 A JP 31015989A JP 2927843 B2 JP2927843 B2 JP 2927843B2
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- Japan
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- type
- transistor
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- base
- collector
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタとI2Lとが単一基板
上に混在する半導体集積回路に関するものである。
上に混在する半導体集積回路に関するものである。
バイポーラLSIの集積度をMOS−LSIのレベルに近付け
たI2L（Integrated Injection logic）は横形（ラテラ
ル）PNPトランジスタによってベースを電流バイアスさ
れた逆動作マルチコレクタNPNトランジスタで構成され
た論理回路である。
たI2L（Integrated Injection logic）は横形（ラテラ
ル）PNPトランジスタによってベースを電流バイアスさ
れた逆動作マルチコレクタNPNトランジスタで構成され
た論理回路である。
アナログ素子と共存し易いI2Lディジタル素子との混
在するＡ−D,D−Ａ変換器、プリスケーラ、カメラ制
御、アナログ素子混載ゲートアレーなどが実用化されて
いる。
在するＡ−D,D−Ａ変換器、プリスケーラ、カメラ制
御、アナログ素子混載ゲートアレーなどが実用化されて
いる。
従来技術によるバイポーラトランジスタとI2Lとを混
載した半導体集積回路について、第３図を参照して説明
する。
載した半導体集積回路について、第３図を参照して説明
する。
P-型半導体基板１の表面にN+型埋込層２をはさんでN-
型エピタキシャル層４が成長されている。
型エピタキシャル層４が成長されている。
N-型エピタキシャル層４はP+型絶縁分離層５で区切ら
れ、バイポーラトランジスタ領域には通常のNPNトラン
ジスタが形成されている。
れ、バイポーラトランジスタ領域には通常のNPNトラン
ジスタが形成されている。
I2L領域はN+型カラー７とN+型エミッタコンタクト10a
とで分離されたP+型インジェクタ9a、N-型エピタキシャ
ル層４、I2LのＰ型ベース６がラテラルPNPトランジスタ
を構成している。
とで分離されたP+型インジェクタ9a、N-型エピタキシャ
ル層４、I2LのＰ型ベース６がラテラルPNPトランジスタ
を構成している。
さらにN+型埋込層２、P+型ベース６、N+型コレクタ10
bが逆動作型NPNトランジスタを構成している。
bが逆動作型NPNトランジスタを構成している。
従来技術においてはインジェクタを構成するラテラル
PNPトランジスタの電流増幅率（αPNP）は0.6〜0.8と小
さいため、特に低電流域での伝播遅延時間（tPD）を小
さくすることができないため、高速化には無理がある。
PNPトランジスタの電流増幅率（αPNP）は0.6〜0.8と小
さいため、特に低電流域での伝播遅延時間（tPD）を小
さくすることができないため、高速化には無理がある。
４μｍを最小寸法とする設計ルールにおいて拡散深さ
を考慮すると、ラテラルPNPトランジスタのベース幅（W
B）は７μｍも必要なので、パターンサイズの縮小にも
限界がある。
を考慮すると、ラテラルPNPトランジスタのベース幅（W
B）は７μｍも必要なので、パターンサイズの縮小にも
限界がある。
本発明の半導体装置は、Ｐ型半導体表面に成長したＮ
型エピタキシャル層が、Ｐ型拡散層によって第１領域と
第２領域とに絶縁分離され、各領域の基板−エピタキシ
ャル層境界面にはＮ型埋込層が形成され、第１領域には
バイポーラトランジスタが、第２領域にはI2Lが形成さ
れているアナログ−ディジタル混在回路において、第２
領域のI2Lの逆動作マルチコレクタNPNトランジスタのベ
ースがインジェクタの三重拡散の縦型PNPトランジスタ
のコレクタと共通になっており、且つ前記縦型PNPトラ
ンジスタのベースの深さは前記縦型PNPトランジスタの
前記コレクタの深さよりも浅く、更に前記縦型PNPトラ
ンジスタのインジェクタが前記縦型PNPトランジスタの
ベースの中に形成されているものである。
型エピタキシャル層が、Ｐ型拡散層によって第１領域と
第２領域とに絶縁分離され、各領域の基板−エピタキシ
ャル層境界面にはＮ型埋込層が形成され、第１領域には
バイポーラトランジスタが、第２領域にはI2Lが形成さ
れているアナログ−ディジタル混在回路において、第２
領域のI2Lの逆動作マルチコレクタNPNトランジスタのベ
ースがインジェクタの三重拡散の縦型PNPトランジスタ
のコレクタと共通になっており、且つ前記縦型PNPトラ
ンジスタのベースの深さは前記縦型PNPトランジスタの
前記コレクタの深さよりも浅く、更に前記縦型PNPトラ
ンジスタのインジェクタが前記縦型PNPトランジスタの
ベースの中に形成されているものである。
本発明の第１の実施例について、第１図を参照して説
明する。
明する。
はじめにキャリア濃度1014〜1016cm-3のP-型シリコン
基板１の表面に、アンチモン（Sb）または砒素（As）を
拡散して層抵抗10〜30Ω／□のN+型埋込層２を形成す
る。
基板１の表面に、アンチモン（Sb）または砒素（As）を
拡散して層抵抗10〜30Ω／□のN+型埋込層２を形成す
る。
つぎにキャリア濃度５×1015〜１×1016cm-3のN-型エ
ピタキシャル層４を成長し、硼素化合物（例えばBCl3）
を拡散して10〜20Ω／□のP+型絶縁分離層５を形成す
る。
ピタキシャル層４を成長し、硼素化合物（例えばBCl3）
を拡散して10〜20Ω／□のP+型絶縁分離層５を形成す
る。
つぎに硼素イオン（11B+）を注入して層抵抗１〜5kΩ
／□の逆動作形NPNトランジスタのＰ型ベース６を形成
し、燐化合物（例えばPOCl3）を拡散して10〜30Ω／□
のN+型カラー７を形成する。
／□の逆動作形NPNトランジスタのＰ型ベース６を形成
し、燐化合物（例えばPOCl3）を拡散して10〜30Ω／□
のN+型カラー７を形成する。
つぎにＰ型ベースよりも高濃度で浅い300〜700Ω／□
のI2L部のインジェクタトランジスタである三重拡散型P
NPトランジスタのＮ型ベース８を形成する。
のI2L部のインジェクタトランジスタである三重拡散型P
NPトランジスタのＮ型ベース８を形成する。
つぎに三重拡散型PNPトランジスタのＮ型ベースより
高濃度で浅く100〜300Ω／□のI2L部のP+型インジェク
タ9aを形成する。
高濃度で浅く100〜300Ω／□のI2L部のP+型インジェク
タ9aを形成する。
このとき逆動作型NPNトランジスタのP+型ベースコン
タクト9bおよびバイポーラトランジスタ領域のP+型ベー
ス9cが形成される。
タクト9bおよびバイポーラトランジスタ領域のP+型ベー
ス9cが形成される。
つぎに燐化合物（例えばPOCl3）を拡散して５〜15Ω
／□のI2L部の逆動作NPNトランジスタのN+型エミッタコ
ンタクト10a（三重拡散型PNPトランジスタのN+型ベース
コンタクト）、N+型コレクタ10b、バイポーラトランジ
スタのエミッタ10c、N+型コレクタコンタクト10dを同時
に形成する。
／□のI2L部の逆動作NPNトランジスタのN+型エミッタコ
ンタクト10a（三重拡散型PNPトランジスタのN+型ベース
コンタクト）、N+型コレクタ10b、バイポーラトランジ
スタのエミッタ10c、N+型コレクタコンタクト10dを同時
に形成する。
最後にそれぞれのコンタクトを開口して、アルミニウ
ムなどからなる電極12〜18を形成して素子部が完成す
る。
ムなどからなる電極12〜18を形成して素子部が完成す
る。
つぎに本発明の第２の実施例について、第２図を参照
して説明する。
して説明する。
I2L部のN+型埋込層２の上にＰ型埋込層３を形成し
て、逆動作NPNトランジスタのＰ型ベース６と連結して
いるのが特徴である。
て、逆動作NPNトランジスタのＰ型ベース６と連結して
いるのが特徴である。
層抵抗0.3〜1kΩ／□のＰ型埋込層３はN+型埋込層２
を形成したのち、例えば硼素イオン（11B+）を注入して
形成する。その他の製造工程は第１図の場合と同一であ
る。
を形成したのち、例えば硼素イオン（11B+）を注入して
形成する。その他の製造工程は第１図の場合と同一であ
る。
この場合は逆動作NPNトランジスタの電流増幅率（β
UP）を考慮してＰ型ベースのイオン注入条件（注入量な
ど）を決定する。
UP）を考慮してＰ型ベースのイオン注入条件（注入量な
ど）を決定する。
なおＰ型埋込層３は逆動作NPNトランジスタのN+型コ
レクタ10bの直下を除いて形成することもできる。
レクタ10bの直下を除いて形成することもできる。
I2L部においてインジェクタトランジスタとして、ラ
テラルトランジスタの替りに縦型の三重拡散型PNPトラ
ンジスタを用いているため、通常のNPNトランジスタ並
の高い電流増幅器（αPNP）を得ることができる。
テラルトランジスタの替りに縦型の三重拡散型PNPトラ
ンジスタを用いているため、通常のNPNトランジスタ並
の高い電流増幅器（αPNP）を得ることができる。
インジェクタ部の駆動電流が増大し、tpdを小さくし
て高速化を実現することができる。
て高速化を実現することができる。
ラテラルトランジスタよりも、三重拡散型トランジス
タの方が平面寸法が小さく、パターンサイズの縮小が可
能になった。
タの方が平面寸法が小さく、パターンサイズの縮小が可
能になった。
本発明の第２の実施例においては、N+型埋込層の上の
N-型エピタキシャル層をＰ型埋込層で置き替えることに
より、ホール（正孔）の蓄積を著しく減少させ、大電流
域での高速化が実現された。
N-型エピタキシャル層をＰ型埋込層で置き替えることに
より、ホール（正孔）の蓄積を著しく減少させ、大電流
域での高速化が実現された。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来技術
を示す断面図である。 １……P-型半導体基板、２……N+型埋込層、３……Ｐ型
埋込層、４……N-型エピタキシャル層、５……P+型絶縁
分離層、６……逆動作NPNトランジスタのＰ型ベース、
７……N+型カラー、８……三重拡散型PNPトランジスタ
のＮ型ベース、9a……P+型インジェクタ、9b……逆動作
NPNトランジスタのP+型ベースコンタクト、9c……通常
のNPNトランジスタのP+型ベース、10a……逆動作NPNト
ランジスタのN+型エミッタコンタクト、10b……同N+型
コレクタ、10c……通常のNPNトランジスタのN+型エミッ
タ、10d……同N+型コレクタコンタクト、11……酸化
膜、12……インジェクタ電極、13……逆動作NPNトラン
ジスタのエミッタ電極、14……同ベース電極、15……同
コレクタ電極、16……通常のNPNトランジスタのエミッ
タ電極、17……同ベース電極、18……同コレクタ電極。
本発明の第２の実施例を示す断面図、第３図は従来技術
を示す断面図である。 １……P-型半導体基板、２……N+型埋込層、３……Ｐ型
埋込層、４……N-型エピタキシャル層、５……P+型絶縁
分離層、６……逆動作NPNトランジスタのＰ型ベース、
７……N+型カラー、８……三重拡散型PNPトランジスタ
のＮ型ベース、9a……P+型インジェクタ、9b……逆動作
NPNトランジスタのP+型ベースコンタクト、9c……通常
のNPNトランジスタのP+型ベース、10a……逆動作NPNト
ランジスタのN+型エミッタコンタクト、10b……同N+型
コレクタ、10c……通常のNPNトランジスタのN+型エミッ
タ、10d……同N+型コレクタコンタクト、11……酸化
膜、12……インジェクタ電極、13……逆動作NPNトラン
ジスタのエミッタ電極、14……同ベース電極、15……同
コレクタ電極、16……通常のNPNトランジスタのエミッ
タ電極、17……同ベース電極、18……同コレクタ電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/ 822 - 21/8228 H01L 21/ 8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (2)
- 【請求項１】Ｐ型半導体表面に成長したＮ型エピタキシ
ャル層が、Ｐ型拡散層によって第１領域と第２領域とに
絶縁分離され、各領域の基板−エピタキシャル層境界面
にはＮ型埋込層が形成され、第１領域にはバイポーラト
ランジスタが、第２領域にはI2Lが形成されているアナ
ログ−ディジタル混在回路において、該第２領域のI2L
の逆動作マルチコレクタNPNトランジスタのベースがイ
ンジェクタの三重拡散の縦型PNPトランジスタのコレク
タと共通になっており、且つ前記縦型PNPトランジスタ
のベースの深さは前記縦型PNPトランジスタの前記コレ
クタの深さよりも浅く、更に前記縦型PNPトランジスタ
のインジェクタが前記縦型PNPトランジスタのベースの
中に形成されていることを特徴とする半導体集積回路。 - 【請求項２】第２領域のI2Lの逆動作マルチコレクタNPN
トランジスタのベースと前記第２領域の基板−エピタキ
シャル層境界面のＮ型埋込層との間にＰ型埋込層を更に
有する特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310159A JP2927843B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310159A JP2927843B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169064A JPH03169064A (ja) | 1991-07-22 |
| JP2927843B2 true JP2927843B2 (ja) | 1999-07-28 |
Family
ID=18001871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310159A Expired - Lifetime JP2927843B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927843B2 (ja) |
-
1989
- 1989-11-28 JP JP1310159A patent/JP2927843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169064A (ja) | 1991-07-22 |
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