KR950005463B1 - 에미터 커플드 논리 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 커런트 모드 논리(CML) 및 에미터 커플트 논리(ECL)회로의 예를 도시한 도면.
제2도는 단일소자를 연결하여 CML(Current Mode Logic) 및 ECL(Emitter Coupled Logic) 회로를 구현한 종래의 소자구조 도면.
제3도는 본 발명에 따른 CML 및 ECL 소자의 첫번째 실시예를 도시한 도면.
제4도는 본 발명에 따른 CML 및 ECL 소자의 두번째 실시예를 도시한 도면.
본 발명은 CML(Current Mode Logic) 및 ECL(Emitter Coupled Logic) 회로를 구현하기 위한 논리소자 구조에 관한 것으로서, 특히 CML 회로의 스윗칭 트랜지스터와 정전류원 트랜지스터가 절연막 등을 이용하여 전기적으로 격리된 하나의 동일한 N형 실리콘영역에 집적화된 반도체장치에 관한 것이다.
CML 회로란 에미터가 결합된 한쌍의 스윗칭 트랜지스터가 전류를 전환함으로써 논리기능을 실현하는 비포화형 논리회로를 말한다.
이와같은 CML 회로는 트랜지스터가 포화상태가 되지 않기 때문에 고속으로 동작되지만 상대적으로 소비전력이 크다.
ECL 회로를 구성하는 논리소자 구조는 상기의 CML 회로의 논리소자 구조에 별도의 N형의 영역에 구성된 바이폴라 트랜지스터를 사용한 에미터 폴로우(emitter follower)단을 추가로 연결된 특징을 갖고 있다.
이러한 CML 및 ECL의 예로서 인버터회로(inverter)가 제1도에 도시되어 있으며, 제1도는 제2도, 제3도 및 제4도의 등가회로이다.
따라서, 본 명세서에 첨부된 제1도 내지 제4도에서 상호 대응되는 부분들은 동일한 참조번호가 부여되어 있다. 제1도에서 참조번호(162)는 CML 회로를 나타내고, 이 CML 회로(162)에 에미터 폴로우(164)회로를 연결하면 ECL 회로가 구성된다.
예로서 나타낸 CML 인버터회로의 동작을 살펴보면, 입력(106)에 제1정전압 노드(108)보다 낮은 전압(로우상태)이 인가되면 전류는 제1전원 노드(102)에서 저항(122), 트랜지스터(126)과 정전류원 트랜지스터(128), 저항(130)을 통해 제2전원 노드(104)로 흐르게 되고, 저항(120)과 트랜지스터(124)는 전류가 차단되므로 CML 인버터 출력노드(112)의 전압은 제1전원 노드(102)의 전압과 같은 전압이 되어 '하이'상태가 되며, ECL 인버터 출력노드(158)의 전압은 CML 인버터 출력노드(112)의 전압에서 트랜지스터(150)의 베이스 에미터간 전압강하를 뺀 전압레벨이 되어 '하이'상태가 된다.
반면에 입력(106)에 제1정전압 노드(108)보다 높은 전압(하이상태)이 인가되면 저항(122), 트랜지스터(126)은 전류가 차단되고, 전류는 제1전원(102)에서 저항(120), 트랜지스터(124)와 정전류원 트랜지스터(128), 저항(130)을 통해 제2전원 노드(104)로 흐르게 되어, CML 인버터 출력노드(112)의 전압은 제1전원 노드 (102)로부터 저항(120)에 흐르는 전류에 의한 전압강하를 뺀 전압레벨이 되어 '로우'상태가 되고, ECL 인버터 출력노드(158)의 전압은 CML 인버터 출력노드(112)의 전압에서 트랜지스터(150)의 베이스 에미터간 전압을 뺀 레벨이 되어 '로우'상태가 된다.
제2도는 제1도와 같은 CML 및 ECL 회로를 구현하는 종래의 트랜지스터의 구조의 단면도와 회로연결도이다. 제2도에서, 참조번호(162)는 CML 회로의 트랜지스터구조의 단면도와 회로연결도이고, 참조번호(164)는 에미터 폴로우단을 구성하는 트랜지스터구조의 단면도 및 회로연결도이다. CML 및 ECL 회로를 구성하는 각각의 트랜지스터는, 제2도에서 도시된 바와같이, 서로 전기적으로 격리되어 있고, 에미터, 베이스 컬렉터의 접점들이 웨이퍼의 윗부분에 위치하며, 이들의 단자를 연결하여 회로가 구성된다.
제2도에서, 저항(120),(122),(130),(160)은 등가회로도로 나타내고 있으며, P형 실리콘기판(200)과 N형의 에피택셜층(230) 사이에 고농도 N형 매몰층(220)이 있고, 각 트랜지스터(124),(126),(128),(150)을 전기적으로 격리하기 위하여 각 트랜지스터 사이의 트렌치(trench)에 절연물(210)이 충진되어 있다.
각 N형의 에피택셜층(230) 안에 있는 P영역(134),(140),(146),(154)는 각 트랜지스터의 베이스로 사용되고, 상기 각 P영역 안에 존재하는 고농도 N영역 (136),(142),(148),(156)은 각 트랜지스터의 에미터로 사용된다.
상기 에피택셜층(230)은 각 트랜지스터의 컬렉터(132),(138),(144),(152)로 동작하고 이 에피택셜층(230)에 존재하는 고농도 N층(132A),(138A) ,(144A) ,(152A)는 접점(112),(114),(116),(102)와 각 트랜지스터의 컬렉터(132), (138), (144),(152)와의 저항성 접촉을 위한 것이다.
이러한 종래의 반도체장치의 구조를 갖는 CML 및 ECL 회로를 각 개별 트랜지스터의 에미터, 베이스, 컬렉터에 대응하는 N형, P형, N형이 P형의 웨이퍼(200)에서 각 개별 트랜지스터간에 전기적으로 격리되고, 각 트랜지스터의 에미터, 베이스, 컬렉터의 접점단자가 웨이퍼의 윗면에 위치하여 이를 통해서 회로가 연결되기 때문에, 트랜지스터의 집적도가 낮은 결점을 갖고 있다.
그리고 각 트랜지스터의 컬렉터(132),(138),(144),(152)와 P형의 웨이퍼기판(200) 사이에 접합 커패시터가 존재하게 되면 이 커패시터는 제1도의 회로에서 스윗칭 트랜지스터의 컬렉터단자(112)와 (114)에 각각 연결되기 때문에 CML 및 ECL에서 주어진 전력에서 입력신호가 논리회로 게이트를 통과하는 시간이 많이 걸리게 되어 동작속도가 느리고 전력소모가 많은 결점을 갖게 된다.
본 발명은 상기의 제반결점을 해결하기 위해 접점의 수를 최대한 줄여 기존의 구조에 비하여 집적도를 크게 향상시킬 수 있는 CML 및 ECL 반도체장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 고속동작 특성을 갖는 CML 및 ECL 반도체장치를 제공하는데 있다.
상기한 목적들을 달성하기 위한 본 발명의 특징적인 사항은 다음과 같다.
바이폴라 트랜지스터가 P형의 웨이퍼의 윗면에서부터 N형, P형, N형으로 형성되었을 때 위쪽의 N형을 트랜지스터의 컬렉터로, P형을 베이스로, 아래쪽의 N형을 에미터로 동작하는 상향동작 트랜지스터를 CML의 스위칭 트랜지스터로 사용하고, 아랫쪽의 N형을 컬럭터로, P형을 베이스로, 윗쪽의 N형을 에미터로 동작하는 하향동작 트랜지스터를 CML의 정전류원 트랜지스터로 사용하며, 각 트랜지스터의 위쪽의 N형 영역 및 P형 영역은 상호 트랜지스터간에 트렌치(trench) 등에 의해 각각 전기적으로 격리되지만, 하나의 CML을 구성하는 각 트랜지스터의 아래쪽의 N형은 P형의 웨이퍼상에 형성된 동일한 N형 영역으로 구성되는 것이 특징이다.
본 발명의 다른 특징에 의하면, 상기의 N형과 P형의 웨이퍼기판 사이에 존재하는 접합 커패시터가 종래의 구조와는 달리 CML 회로에서 공통 에미터단자에 연결되며, 이 공통 에미터단자의 전압변화는 각 트랜지스터의 컬렉터단자의 전압변화에 비해서 크게 적기 때문에 동작속도가 아주 빨라지게 된다.
이하, 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제3도는 CML 및 ECL 회로를 구현하기 위한 본 발명에 따른 첫번째 실시예를 도시한 도면으로서, 이미 위에서 설명된 바와같이, 절연물(210)이 층진된 트렌치 등에 의해 전기적으로 소자 격리된 하나의 에피택셜 영역(230)에 CML 회로를 구성하는 여러개의 트랜지스터가 집적되어 있어 집적도를 높일 수 있고, 스위칭 소자로 사용되고 있는 트랜지스터(124),(126)의 콜렉터(132),(138)와 실리콘기판(200) 사이가 격리되므로서 양단 사이의 커패시터가 최소화되는 특징이 있다.
참조번호(162)로 나타낸 부분은 CML 회로를 구성하는 논리소자의 단면도 및 회로연결도이고, 참조번호(164)로 나타낸 부분은 에미터 폴로우단을 구성하기 위한 트랜지스터의 단면도 및 회로연결도이다.
저항(120),(122),(130),(160)은 등가회로로 나타내고 있으며 P형 실리콘기판(200)과 N형 에피택셜층(230) 사이에 고농도 N형 매몰층(220)이 있고 CML 소자의 트랜지스터(124),(126),(128)와 에미터 폴로우단(164)의 트랜지스터(150) 등을 전기적으로 격리하기 위한 절연막(210) 등이 형성되어 있다.
CML 소자는 상향동작 트랜지스터(124),(126)와 하향동작 트랜지스터(128)를 사용하고 에미터 폴로우단(164)은 하향동작 트랜지스터(150)를 사용한다.
N형의 에피택셜층(230) 안에 있는 P형의 영역(134),(140),(146),(154)는 각 트랜지스터의 베이스로 동작되고 P형 영역(134),(140) 안에 존재하는 고농도 N영역(132),(138)은 트랜지스터(124),(126)의 컬렉터로 동작하고 P형 영역(146), (154)내의 고농도 N영역(148),(156)은 트랜지스터(128),(150)의 에미터로 동작한다.
또한 에피택셜층(230)은 트랜지스터(124),(126)의 에미터(136),(142)로 동작하고 트랜지스터(128),(150)의 경우에는 콜렉터(144),(152)로서 동작함과 아울러 접점(116)이 된다.
제3도와 같은 논리회로의 구조를 제작하는 방법은 P형의 웨이퍼기판(200)에 N형 불순물(Impurity)인 비소(As)와 같은 5가의 원소를 확산시켜서 고농도의 매몰층을 만든 후 저농도의 N형 에피택셜층(230)을 성장시킨다.
소자격리를 위해서 드라이 에칭 장비를 이용하여서 트랜치(210)를 만든후에 절연막으로 트랜치영역을 채운다. 웨이퍼 전면에 산화막을 적절한 두께로 성장시킨후에 마스크를 이용하여서 베이스영역(134),(140),(146),(154)에 P형의 불순물인 붕소(B : boron) 원소를 주입시키고 다시 마스크를 사용하여서 정전류원 트랜지스터 및 에미터 폴로우단 트랜지스터의 에미터영역(148),(156)과 스윗칭 트랜지스터의 컬렉터영역이 (132),(138) 및 에미터 폴로우단의 트랜지스터의 컬렉터 접점영역(152A)에 비소와 같은 5가의 원소를 주입시킨다.
웨이퍼 윗면의 산화막 위에 폴리실리콘을 이용하여 저항(120),(122),(130) ,(160)을 만들고 마스크를 이용하여 필요한 접점에 금속배선을 하게 된다.
제4도는 CML 및 ECL 회로를 구현하기 위한 본 발명에 따른 두번째 실시예를 도시한 도면으로, 1990년 특허출원 제17909호의 수직구조를 갖는 바이폴라 트랜지스터구조를 응용한 것이다.
P형의 웨이퍼기판(200)과 전기적으로 격리된 하나의 N형 영역(240)에 CML 회로 구성에 필요한 여러개의 트랜지스터가 집적되어 있어 집적도를 높일 수 있고, 스위칭 소자로 사용되고 있는 트랜지스터(124),(126)의 콜렉터(132),(138)과 실리콘기판(200) 사이가 격리되므로써 양단 사이의 커패시터가 최소화되는 특징이 있다.
참조번호(162)로 나타낸 부분은 CML 회로를 구성하는 논리소자(124), (126),(128)의 단면도 및 회로연결도이고, 참조번호(164)로 나타낸 부분은 에미터 폴로우단 트랜지스터(150)의 단면도이며, 상술한 (162)와 (164) 부분을 합하면 ECL 회로의 논리소자 단면도 및 회로연결도가 된다.
저항(120),(122),(130),(160)은 등가회로도로 표시되고 있으며 P형 실리콘기판(200)에 CML 소자(124),(126),(128)과 에미터 폴로우단 트랜지스터(150)를 전기적으로 격리하기 위하여서 고농도 N형 확산영역(240)이 형성되어 있다.
그리고 웨이퍼 윗쪽의 N형 에피택셜층(132),(138),(148),(156)과 P형 영역(134),(140),(146),(154)는 각 트랜지스터간에 트랜치형태로 분리되고, 아래쪽의 N형(240) 확산영역은 CML 소자의 각 트랜지스터간에 동일한 영역으로 연결되어 있다.
CML 소자에 있어서 스위칭 트랜지스터는 상향으로 동작하는 트랜지스터(124) ,(126)을 사용하고, 정전류원 트랜지스터는 하향으로 동작하는 트랜지스터(128)을 사용하며, 에미터 폴로우단(164)는 하향 트랜지스터(150)을 사용한다.
또한 고농도 N형 확산영역(240)은 트랜지스터(124),(126)의 경우 에미터 (136),(142)로 동작하고 트랜지스터(128),(150)의 경우에는 에미터(144),(152)로 동작한다.
P영역 위에 있는 고농도 N영역중 (132),(138)은 스윗칭 트랜지스터 (124),(126)의 콜렉터로 동작하고 (148),(156)은 정전류원 트랜지스터 및 에미터 폴로우단 트랜지스터(128),(150)의 에미터로 동작한다.
제4도와 같은 논리회로의 구조를 제작하는 방법은 P형의 웨이퍼기판(200)의 위쪽에 트랜지스터의 베이스(134),(140),(146),(154)를 만들기 위하여 붕소(B)등의 3가 원소를 적절한 양만큼 웨이퍼 전면에 주입시킨다.
마스크를 이용하여 트랜지스터가 되는 기둥(pillar)만 남겨두고 나머지 부분은 드라이 에칭한 후, 아래쪽의 N형(240)을 형성하기 위하여 마스크를 사용하여 영역을 정의하고 비소(As)등의 5가 원소를 주입시킨 후 확산시킨다.
P형 폴리실리콘을 각 트랜지스터 베이스의 옆면에서 연결시킨 후 트랜지스터 위쪽의 N형(132),(138),(148),(156)을 형성시키기 위하여 비소등의 5가 원소를 고농도로 주입시키고, 각 기둥사이를 절연막으로 채운다.
절연막 위에 폴리실리콘을 증착시켜 저항(120),(122),(130),(160)을 만들고 마스크를 이용하여 각 소자의 접점을 금속배선으로 연결하여 회로를 완성한다.
이상에서 설명한 바와같이 본 발명에 의하면 CML 회로에서 스위칭 트랜지스터의 에미터와 정전류원 트랜지스터의 컬렉터가 P형 웨이퍼기판에 형성된 동일한 N형 실리콘영역에 의해 자연스럽게 연결되기 때문에 연결을 위한 별도의 접점이 필요없게 되어 기존의 구조에 비해 집적도를 크게 향상시킬 수 있다.
또한, 스위칭 트랜지스터의 콜렉터와 실리콘 사이의 커패시터가 최소화되므로서 동작속도가 매우 빨라지게 되는 효과가 있다.
Claims (5)
- 제1의 전원모드를 통하여 제공되는 전류의 흐름을 전환하는 적어도 한쌍의 스위칭 트랜지스터들과, 상기 스위칭 트랜지스터들중 어느 하나의 스위칭 트랜지스터를 통하여 제공되는 상기 전류를 제2의 전원노드로 제공하는 정전류원 트랜지스터 및, 출력버퍼용 에미터 폴로우 트랜지스터를 포함하는 에미터 커플드 논리반도체장치에 있어서, P형 웨이퍼상에 형성되되 상기 스위칭 트랜지스터들 각각의 에미터와 상기 정전 류원 트랜지스터의 커러렉터로서 형성되는 N형 에피택셜층과, 상기 N형 에피택셜층내에 각각 형성되되 상기 스위칭 트랜지스터들 및 상기 정전류원 트랜지스터 각각의 베이스로서 형성되는 적어도 3개 이상의 P형 영역들과, 상기 P형 영역들 각각의 내부에 각각 형성되되 상기 스위칭 트랜지스터들 각각의 컬렉터 및 상기 정전류원 트랜지스터의 에미터로서 형성되는 적어도 3개 이상의 N형 영역들을 포함하는 것을 특징으로 하는 에미터 커플드 논리반도체장치.
- 제1항에 있어서, 상기 스위칭 트랜지스터들 및 상기 정전류원 트랜지스터가 상기 P형 기판상에 전기적으로 격리된 하나의 상기 N형 에피텍셜층내에 집적되는 것을 특징으로 하는 에미터 커플드 논리반도체장치.
- 제1항 또는 제2항에 있어서, 상기 N형 에피택셜층과 상기 P형 기판사이에 형성된 고농도의 N형 매몰층을 추가로 포함하는 것을 특징으로 하는 에미터 커플드 논리반도체장치.
- 적어도 한쌍의 스위칭 트랜지스터들과, 정전류원 트랜지스터 및, 에미터 폴로우 트랜지스터를 포함하는 에미터 커플드 논리반도체장치에 있어서, P형 웨이퍼내에 형성되되 고농도로 도핑되고 상기 스위칭 트랜지스터들 각각의 에미터와 상기 정전류원 트랜지스터의 컬렉터로서 형성되는 제1의 N형 영역과, 상기 제1의 N영역과는 별도로 상기 P형 웨이퍼내에 형성되되 고농도로 도핑되고 상기 에미터 폴로우 트랜지스터의 컬렉터로서 형성되는 제2의 N형 영역과, 상기 제1의 N형 영역상에 형성되되 기둥형상을 갖고 상기 스위칭 트랜지스터들 및 상기 정전류원 트랜지스터 각각의 베이스로서 형성되는 적어도 3개 이상의 P형 영역들과, 상기 제2의 N형 영역상에 형성되되 상기 기둥형상을 갖고 상기 에미터 폴로우 트랜지스터의 베이스로서 형성되는 다른 하나의 P형 영역과, 상기 P형 영역들 각각의 상부에 형성되되 상기 기둥형상을 갖고 상기 스위칭 트랜지스터들 각각의 컬렉터로서 형성되고, 상기 정전류원 트랜지스터 및 상기 에미터 폴로우 트랜지스터 각각의 에미터로서 형성되는 적어도 4개 이상의 N영역들을 포함하는 것을 특징으로 하는 에미터 커플드 논리반도체장치.
- 제4항에 있어서, 상기 스위칭 트랜지스터들 및 상기 정전류원 트랜지스터가 상기 P형 기판과 전기적으로 격리된 상기 제1의 N형 영역내에 상호 전기적으로 격리됨이 없이 집적되는 것을 특징으로 하는 에미터 커플드 논리반도체장치.
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