JPH0214789B2 - - Google Patents
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- JPH0214789B2 JPH0214789B2 JP57133781A JP13378182A JPH0214789B2 JP H0214789 B2 JPH0214789 B2 JP H0214789B2 JP 57133781 A JP57133781 A JP 57133781A JP 13378182 A JP13378182 A JP 13378182A JP H0214789 B2 JPH0214789 B2 JP H0214789B2
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- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置に関する。
(2) 技術の背景
回路の小形化、高密度実装化の要請は近年益々
強まつている。特にIC（集積回路）の分野におい
てその要請は顕著である。このため各種回路素子
の微細化技術が種々提案され、トランジスタ、ダ
イオード等の回路素子についてはかなりの微細化
が進んでいる。ところが各種回路素子の中でも特
に抵抗については、トランジスタ、ダイオード等
の微細化手法をそのまま流用する訳には行かな
い。なぜなら、抵抗の場合は、それぞれ定められ
た設計抵抗値を確保することが前提となり、しか
もその値は抵抗の物理的形状（長さおよび幅）に
よつて定まるため、その物理的形状上の制約を破
つてまでも、そのような微細化を進めることは許
されないからである。本発明は、そのような物理
的形状上の制約を破ることなく、複数個の抵抗を
形成した半導体装置について言及するものであ
る。
強まつている。特にIC（集積回路）の分野におい
てその要請は顕著である。このため各種回路素子
の微細化技術が種々提案され、トランジスタ、ダ
イオード等の回路素子についてはかなりの微細化
が進んでいる。ところが各種回路素子の中でも特
に抵抗については、トランジスタ、ダイオード等
の微細化手法をそのまま流用する訳には行かな
い。なぜなら、抵抗の場合は、それぞれ定められ
た設計抵抗値を確保することが前提となり、しか
もその値は抵抗の物理的形状（長さおよび幅）に
よつて定まるため、その物理的形状上の制約を破
つてまでも、そのような微細化を進めることは許
されないからである。本発明は、そのような物理
的形状上の制約を破ることなく、複数個の抵抗を
形成した半導体装置について言及するものであ
る。
(3) 従来技術と問題点
先ず初めに本発明が言及する半導体装置におけ
る前提について確認しておく。この前提とは、本
発明の対象とする半導体装置における複数の抵抗
が、一定ピツチＰをもつて連続的に配列される複
数の回路ブロツク対応でそれぞれ形成され且つ
各々略同一の抵抗値を有する複数の抵抗であつ
て、しかも各該抵抗の長さＬが前記ピツチＰより
も大（Ｌ＞Ｐ）であるような複数の抵抗であるこ
とである。このような複数の回路ブロツクを含ん
でなる回路のうち、最も典型的なものはメモリ回
路である。
る前提について確認しておく。この前提とは、本
発明の対象とする半導体装置における複数の抵抗
が、一定ピツチＰをもつて連続的に配列される複
数の回路ブロツク対応でそれぞれ形成され且つ
各々略同一の抵抗値を有する複数の抵抗であつ
て、しかも各該抵抗の長さＬが前記ピツチＰより
も大（Ｌ＞Ｐ）であるような複数の抵抗であるこ
とである。このような複数の回路ブロツクを含ん
でなる回路のうち、最も典型的なものはメモリ回
路である。
第１図は本発明が適用される回路の１例である
メモリ回路を示すブロツク図である。本図におい
てCAはセルアレイであり、マトリクス状に配列
されたlxm個のメモリセルMCからなる。このセ
ルアレイCAには周辺回路、例えばＸドライバ回
路群XD１，XD２，…XDmおよびＹドライバ回
路群YD１，YD２，…YDlが付帯し、所望の１
つのメモリセルMCをアクセスする。これらＸド
ライバ回路群あるいはＹドライバ回路群が既述し
た、一定ピツチＰをもつて連続的に配列される複
数の回路ブロツクに相当する。そこで、これら回
路ブロツク対応で形成される抵抗群の配列方法に
ついて考察する。
メモリ回路を示すブロツク図である。本図におい
てCAはセルアレイであり、マトリクス状に配列
されたlxm個のメモリセルMCからなる。このセ
ルアレイCAには周辺回路、例えばＸドライバ回
路群XD１，XD２，…XDmおよびＹドライバ回
路群YD１，YD２，…YDlが付帯し、所望の１
つのメモリセルMCをアクセスする。これらＸド
ライバ回路群あるいはＹドライバ回路群が既述し
た、一定ピツチＰをもつて連続的に配列される複
数の回路ブロツクに相当する。そこで、これら回
路ブロツク対応で形成される抵抗群の配列方法に
ついて考察する。
第２図は従来の抵抗の配列方法の一般的な例を
示す平面図である。本図において、一点鎖線で仕
切られた各領域が、既述の各回路ブロツクに許容
された対応する抵抗Ｒの占有領域を示す。すなわ
ち、ピツチＰの各領域は第１図のＸドライバ回路
群XDの各々又はＹドライバ回路群YDの各々に
相当する（ただし図では４つの領域のみを取り出
して示す）。各抵抗Ｒの長さはＬ、幅はＷであり、
その両端にはコンタクト窓CWが形成され所要の
配線（図示せず）と接続する。なお、各抵抗Ｒは
拡散抵抗であつても、Al配線抵抗であつてもあ
るいはポリシリコン抵抗であつても構わない。な
お、既述した前提のとおり、Ｌ＞Ｐであり、又、
Ｗ＜Ｐである。Ｌ＜Ｐの場合は、各抵抗Ｒを横１
列に並べることができ、高密度実装が可能である
から、本発明を適用するには及ばない。
示す平面図である。本図において、一点鎖線で仕
切られた各領域が、既述の各回路ブロツクに許容
された対応する抵抗Ｒの占有領域を示す。すなわ
ち、ピツチＰの各領域は第１図のＸドライバ回路
群XDの各々又はＹドライバ回路群YDの各々に
相当する（ただし図では４つの領域のみを取り出
して示す）。各抵抗Ｒの長さはＬ、幅はＷであり、
その両端にはコンタクト窓CWが形成され所要の
配線（図示せず）と接続する。なお、各抵抗Ｒは
拡散抵抗であつても、Al配線抵抗であつてもあ
るいはポリシリコン抵抗であつても構わない。な
お、既述した前提のとおり、Ｌ＞Ｐであり、又、
Ｗ＜Ｐである。Ｌ＜Ｐの場合は、各抵抗Ｒを横１
列に並べることができ、高密度実装が可能である
から、本発明を適用するには及ばない。
ところで第２図を観察すると、各抵抗Ｒに与え
られた領域内において、その左右にかなりの余白
部が見られる。これらは回路基板上において何の
役割も果さないダミースペースDSである。この
ように広範囲なダミースペースDSを許容してい
たのでは、高密度実装の回路はとても望めないと
いう問題がある。そこで、そのようなダミースペ
ースDSをもう少し埋めることのできる抵抗の配
列方法が考え出された。
られた領域内において、その左右にかなりの余白
部が見られる。これらは回路基板上において何の
役割も果さないダミースペースDSである。この
ように広範囲なダミースペースDSを許容してい
たのでは、高密度実装の回路はとても望めないと
いう問題がある。そこで、そのようなダミースペ
ースDSをもう少し埋めることのできる抵抗の配
列方法が考え出された。
第３Ａ図は第２図に示したダミースペースDS
を有効に活用できる従来の抵抗の配列方法の１例
を示す平面図であり、第３Ｂ図は第３Ａ図におけ
る点線の円３Ｂ内を取り出して示す平面図であ
る。なお、第３Ａおよび３Ｂ図において、第２図
と同一の構成要素には同一の参照記号を付して示
す。第３Ａおよび３Ｂ図に示す抵抗Ｒはいわゆる
ジグザグ形状をなしており、第２図のダミースペ
ースDSはかなり狭まり、その図中上下方向の長
さ（第３Ｂ図のｌ３に相当）は、第２図における
上下方向の長さＬに比してかなり短縮される。な
お、Ｌ＝l1＋l2＋l3＋l4＋l5である。この結果、
高密度実装の回路が実現される。
を有効に活用できる従来の抵抗の配列方法の１例
を示す平面図であり、第３Ｂ図は第３Ａ図におけ
る点線の円３Ｂ内を取り出して示す平面図であ
る。なお、第３Ａおよび３Ｂ図において、第２図
と同一の構成要素には同一の参照記号を付して示
す。第３Ａおよび３Ｂ図に示す抵抗Ｒはいわゆる
ジグザグ形状をなしており、第２図のダミースペ
ースDSはかなり狭まり、その図中上下方向の長
さ（第３Ｂ図のｌ３に相当）は、第２図における
上下方向の長さＬに比してかなり短縮される。な
お、Ｌ＝l1＋l2＋l3＋l4＋l5である。この結果、
高密度実装の回路が実現される。
ところが、このようなジグザグ形状の抵抗には
問題がある。この問題とは、各抵抗Ｒの実際の抵
抗値が設計抵抗値からずれることである。このず
れの原因は抵抗Ｒ中に形成される４つの曲り部に
あり、このような曲り部においては電界が乱れる
ため抵抗の値もずれてくる。この事実は周知のこ
とである。
問題がある。この問題とは、各抵抗Ｒの実際の抵
抗値が設計抵抗値からずれることである。このず
れの原因は抵抗Ｒ中に形成される４つの曲り部に
あり、このような曲り部においては電界が乱れる
ため抵抗の値もずれてくる。この事実は周知のこ
とである。
(4) 発明の目的
本発明は上記の問題点に鑑み、抵抗精度を悪化
させることなくダミースペースをできる限り少な
くし、高密度実装に有効な抵抗配列を有する半導
体装置を提案することを目的とするものである。
させることなくダミースペースをできる限り少な
くし、高密度実装に有効な抵抗配列を有する半導
体装置を提案することを目的とするものである。
(5) 発明の構成
上記目的に従い本発明は、第１の方向に沿つて
ピツチＰで繰り返し設けられたｎ個（ｎ≧２）の
回路ブロツク領域と、各々該第１の方向に沿つて
伸びる複数の抵抗を有し、該複数の抵抗は（ｎ−
１）Ｐ＜Ｌ＜nPを満たす長さＬを有すると共に、
該第１の方向と直交する第２の方向に互いに平行
にｎ段設けられてなることを特徴とするものであ
る。
ピツチＰで繰り返し設けられたｎ個（ｎ≧２）の
回路ブロツク領域と、各々該第１の方向に沿つて
伸びる複数の抵抗を有し、該複数の抵抗は（ｎ−
１）Ｐ＜Ｌ＜nPを満たす長さＬを有すると共に、
該第１の方向と直交する第２の方向に互いに平行
にｎ段設けられてなることを特徴とするものであ
る。
(6) 発明の実施例
第４図は本発明に基づく抵抗配列を有する半導
体装置の第１実施例を示す平面図である。本図に
おいて、一点鎖線で仕切られた領域は前述した第
２図および第３Ａ図の場合と同じであり、各回路
ブロツクに対応する。そして、これら領域の全て
が、回路基板上において全ての回路ブロツクが占
有すべき領域となる。なお、各領域のピツチは既
述のとおりＰである。全ての抵抗Ｒは、全回路ブ
ロツクが占有すべき領域内に納まるように配列さ
れるが、本図ではその一部の配列の様子を取り出
して示す。
体装置の第１実施例を示す平面図である。本図に
おいて、一点鎖線で仕切られた領域は前述した第
２図および第３Ａ図の場合と同じであり、各回路
ブロツクに対応する。そして、これら領域の全て
が、回路基板上において全ての回路ブロツクが占
有すべき領域となる。なお、各領域のピツチは既
述のとおりＰである。全ての抵抗Ｒは、全回路ブ
ロツクが占有すべき領域内に納まるように配列さ
れるが、本図ではその一部の配列の様子を取り出
して示す。
第４図の抵抗配列の様子を概括的に言えば、複
数個の連続する回路ブロツク領域にまたがるよう
に配置された抵抗Ｒを複数個１列に配列し、この
ように１列に配列された複数の抵抗を１段とする
と、同様に配列された複数の抵抗Ｒを複数段相互
に近接して且つ平行に配列するようにしたもので
あり、これが本発明の基本をなす。そこで先ず、
前記段の段数（ｎ）を定める（ｎは２以上の正の
整数である）。すなわち、所望の抵抗値（設計抵
抗値）が得られるように該抵抗Ｒが長さＬおよび
幅Ｗをもつとき、nP＞Ｌ＞（ｎ−１）Ｐを満足す
るようなｎを定める。次に、このように定められ
た長さＬ、幅Ｗの抵抗Ｒを、連続するｎ個（図で
は３個）の回路ブロツクの群毎に対応して且つこ
れらを横切るように、しかも相互に重なり合うこ
となく、該回路ブロツク領域が連続的に配列され
る第１の方向（図中の矢印参照）に沿つて、１
列に配列する。さらに、第１の方向に沿つて１
列に配列された複数の抵抗を１段とすると、同様
に配列された複数の抵抗Ｒの段を、該第１の方向
に直交する第２の方向（図中の矢印参照）に
ｎ段（図では、およびの３段を示す）、相
互に近接して且つ平行に配列する。
数個の連続する回路ブロツク領域にまたがるよう
に配置された抵抗Ｒを複数個１列に配列し、この
ように１列に配列された複数の抵抗を１段とする
と、同様に配列された複数の抵抗Ｒを複数段相互
に近接して且つ平行に配列するようにしたもので
あり、これが本発明の基本をなす。そこで先ず、
前記段の段数（ｎ）を定める（ｎは２以上の正の
整数である）。すなわち、所望の抵抗値（設計抵
抗値）が得られるように該抵抗Ｒが長さＬおよび
幅Ｗをもつとき、nP＞Ｌ＞（ｎ−１）Ｐを満足す
るようなｎを定める。次に、このように定められ
た長さＬ、幅Ｗの抵抗Ｒを、連続するｎ個（図で
は３個）の回路ブロツクの群毎に対応して且つこ
れらを横切るように、しかも相互に重なり合うこ
となく、該回路ブロツク領域が連続的に配列され
る第１の方向（図中の矢印参照）に沿つて、１
列に配列する。さらに、第１の方向に沿つて１
列に配列された複数の抵抗を１段とすると、同様
に配列された複数の抵抗Ｒの段を、該第１の方向
に直交する第２の方向（図中の矢印参照）に
ｎ段（図では、およびの３段を示す）、相
互に近接して且つ平行に配列する。
このように配列された抵抗Ｒを、第２図の場合
の如く配列された抵抗Ｒと比べると、第２図に示
した無駄なダミースペースDSをかなり減じてい
ることが分る。このことは高密度実装の回路が実
現されることを意味する。さらに、各抵抗Ｒの形
状は、第３Ａおよび３Ｂ図に示すようなジグザグ
形状ではなく、最も単純な棒状であるから、実際
の抵抗値と設計値とのずれは少なく高精度な抵抗
が確保される。
の如く配列された抵抗Ｒと比べると、第２図に示
した無駄なダミースペースDSをかなり減じてい
ることが分る。このことは高密度実装の回路が実
現されることを意味する。さらに、各抵抗Ｒの形
状は、第３Ａおよび３Ｂ図に示すようなジグザグ
形状ではなく、最も単純な棒状であるから、実際
の抵抗値と設計値とのずれは少なく高精度な抵抗
が確保される。
かくして配列された抵抗Ｒはその両端のコンタ
クト窓CWを通して所要の配線と接続される。な
お、この配線の仕方は自由に定めて良く、本発明
の趣旨からも外れる。ただし、この配線が他の抵
抗ならびに他の配線と接触してはならないことは
言うまでもなく、もし各抵抗Ｒが拡散抵抗で形成
されるならば、回路基板上に形成された絶縁膜の
上に配線を施す。第４図では、各配線を点線の矢
印で示しており、例えば配線ｉを一端に有する抵
抗Ｒの他端は配線i′として布線される。この配線
ｉおよびi′は所定のルート（図示せず）で接続す
べき箇所に導かれる。このことは、他の配線（ｉ
＋１），（ｉ＋１）′，（ｉ＋２），（ｉ＋２）′…に
ついても同様である。
クト窓CWを通して所要の配線と接続される。な
お、この配線の仕方は自由に定めて良く、本発明
の趣旨からも外れる。ただし、この配線が他の抵
抗ならびに他の配線と接触してはならないことは
言うまでもなく、もし各抵抗Ｒが拡散抵抗で形成
されるならば、回路基板上に形成された絶縁膜の
上に配線を施す。第４図では、各配線を点線の矢
印で示しており、例えば配線ｉを一端に有する抵
抗Ｒの他端は配線i′として布線される。この配線
ｉおよびi′は所定のルート（図示せず）で接続す
べき箇所に導かれる。このことは、他の配線（ｉ
＋１），（ｉ＋１）′，（ｉ＋２），（ｉ＋２）′…に
ついても同様である。
第５図は第４図に示した第１実施例の配列をｋ
段に拡大した場合の抵抗配列を示す平面図であ
る。配列の規則性は第４図の場合と全く同じであ
る。ただし、配線が第４図の場合より込み入つて
くる。第４図および第５図に示す配列では、各段
の抵抗が相互にずれて配置されている。すなわち
任意のｋ（ｋは２≦ｋ≦ｎなる整数）段に第１の
方向に１列に配列される複数の抵抗Ｒの各々
と、該抵抗Ｒの各々に隣接して（ｋ−１）段に１
列に配列される各抵抗とが、該第１の方向に相
互にrP（ｒは１又は２以上の整数であるが、図で
はｒ＝１の場合を示す）ずつずれるように配列さ
れる。ただし、このようにずれるように配列され
ることに限定されるものではない。
段に拡大した場合の抵抗配列を示す平面図であ
る。配列の規則性は第４図の場合と全く同じであ
る。ただし、配線が第４図の場合より込み入つて
くる。第４図および第５図に示す配列では、各段
の抵抗が相互にずれて配置されている。すなわち
任意のｋ（ｋは２≦ｋ≦ｎなる整数）段に第１の
方向に１列に配列される複数の抵抗Ｒの各々
と、該抵抗Ｒの各々に隣接して（ｋ−１）段に１
列に配列される各抵抗とが、該第１の方向に相
互にrP（ｒは１又は２以上の整数であるが、図で
はｒ＝１の場合を示す）ずつずれるように配列さ
れる。ただし、このようにずれるように配列され
ることに限定されるものではない。
第６図は本発明に基づく抵抗配列を有する半導
体装置の第２実施例を示す平面図であり、３段配
列の場合を例にとつている。本実施例では、任意
のｋ（ｋは２≦ｋ≦ｎなる整数であるが、本図で
はｋ＝２又は）段に１列に配列される複数の抵抗
Ｒの各々と該抵抗の各々に隣接して（ｋ−１）段
に１列に配列される各抵抗とが、第２の方向に
一列に揃えて配列される。この場合、各抵抗のコ
ンタクト窓CWが図中の上下方向に重なるので、
点線矢印で示す配線はそのまま図中の上下方向に
は伸ばせない。従つて他のコンタクト窓CWを逃
げて適当に布線されなければならない。ｉ，i′，
（ｉ＋１），（ｉ＋１）′…は各配線を表わす。
体装置の第２実施例を示す平面図であり、３段配
列の場合を例にとつている。本実施例では、任意
のｋ（ｋは２≦ｋ≦ｎなる整数であるが、本図で
はｋ＝２又は）段に１列に配列される複数の抵抗
Ｒの各々と該抵抗の各々に隣接して（ｋ−１）段
に１列に配列される各抵抗とが、第２の方向に
一列に揃えて配列される。この場合、各抵抗のコ
ンタクト窓CWが図中の上下方向に重なるので、
点線矢印で示す配線はそのまま図中の上下方向に
は伸ばせない。従つて他のコンタクト窓CWを逃
げて適当に布線されなければならない。ｉ，i′，
（ｉ＋１），（ｉ＋１）′…は各配線を表わす。
第７図は第４図に示した例において配線のパタ
ーンを変更した場合の１例を示す平面図である。
本図では、抵抗Ｒ同士が配線で接続される場合も
あることを示している。そして、必要に応じてス
ルーホールTHを通して別の配線層上に導かれる
こともあることを示している。
ーンを変更した場合の１例を示す平面図である。
本図では、抵抗Ｒ同士が配線で接続される場合も
あることを示している。そして、必要に応じてス
ルーホールTHを通して別の配線層上に導かれる
こともあることを示している。
第８図は本発明を適用した一応用例を説明する
ための前提となる１回路例を示す回路図であり、
この回路例はメモリ回路である。このメモリ回路
自体は本発明の趣旨と直接関係がないので、詳細
な説明は省略する。MCは第１図と同じメモリセ
ルであり、正側ワード線W+と負側ワード線W-の
間に挿入される。さらにビツト線BLの対の間に
挿入される。メモリセルMCのアクセスに際して
は、対応するワードドライバWDが駆動される。
いずれのワードドライバWDを駆動するかは、デ
コーダ回路DCによつて選択される。ここに各ワ
ードドライバWDが既述の回路ブロツクに相当
し、その中の抵抗R01，R02，…が如何に配列さ
れるかが本発明の課題である。なお、Q11〜Q14，
Q21〜Q24はトランジスタ、VRは基準電圧、I1，
I2は定電流源の電流である。ここに示す抵抗R01，
R02…が本発明により如何に配列されるか具体例
をもつて示す。
ための前提となる１回路例を示す回路図であり、
この回路例はメモリ回路である。このメモリ回路
自体は本発明の趣旨と直接関係がないので、詳細
な説明は省略する。MCは第１図と同じメモリセ
ルであり、正側ワード線W+と負側ワード線W-の
間に挿入される。さらにビツト線BLの対の間に
挿入される。メモリセルMCのアクセスに際して
は、対応するワードドライバWDが駆動される。
いずれのワードドライバWDを駆動するかは、デ
コーダ回路DCによつて選択される。ここに各ワ
ードドライバWDが既述の回路ブロツクに相当
し、その中の抵抗R01，R02，…が如何に配列さ
れるかが本発明の課題である。なお、Q11〜Q14，
Q21〜Q24はトランジスタ、VRは基準電圧、I1，
I2は定電流源の電流である。ここに示す抵抗R01，
R02…が本発明により如何に配列されるか具体例
をもつて示す。
第９図は第８図のメモリ回路の具体的レイアウ
トを示す平面図であり、第７図に示した抵抗配列
が利用されており第９図中の領域７に位置してい
る。本図において第８図と対応する部分には同一
の参照記号が付されている。第９図中、〇印で囲
んだＢ，Ｅ，Ｃはそれぞれトランジスタのベー
ス、エミツタ、コレクタの各領域を表わし、Gnd
はグランド（接地）を表わす。本図に示すとお
り、本発明に基づく抵抗配列（領域７）の導入に
より、メモリ回路のレイアウトはかなりバランス
が良く、高密度実装が満足される。この効果は従
来の抵抗配列と比較すれば一層明確である。
トを示す平面図であり、第７図に示した抵抗配列
が利用されており第９図中の領域７に位置してい
る。本図において第８図と対応する部分には同一
の参照記号が付されている。第９図中、〇印で囲
んだＢ，Ｅ，Ｃはそれぞれトランジスタのベー
ス、エミツタ、コレクタの各領域を表わし、Gnd
はグランド（接地）を表わす。本図に示すとお
り、本発明に基づく抵抗配列（領域７）の導入に
より、メモリ回路のレイアウトはかなりバランス
が良く、高密度実装が満足される。この効果は従
来の抵抗配列と比較すれば一層明確である。
第１０図は第８図のメモリ回路を第２図に示す
従来の抵抗配列をもつてレイアウトした場合を示
す平面図であり、第１０図中の領域２が第２図の
抵抗配列に相当する。第９図の領域７（本発明）
と第１０図の領域２（従来）とを比較すると、第
９図の方が高密度実装されていることは明白であ
る。
従来の抵抗配列をもつてレイアウトした場合を示
す平面図であり、第１０図中の領域２が第２図の
抵抗配列に相当する。第９図の領域７（本発明）
と第１０図の領域２（従来）とを比較すると、第
９図の方が高密度実装されていることは明白であ
る。
(7) 発明の効果
以上詳細に説明したとおり本発明によれば、抵
抗値の精度を悪化させることなく、高密度で抵抗
群を配列でき、回路の高集積化に寄与するところ
は極めて大である。
抗値の精度を悪化させることなく、高密度で抵抗
群を配列でき、回路の高集積化に寄与するところ
は極めて大である。
第１図は本発明が適用される回路の１例である
メモリ回路を示すブロツク図、第２図は従来の抵
抗の配列方法の一般的な例を示す平面図、第３Ａ
図は第２図に示したダミースペースDSを有効に
活用できる従来の抵抗の配列方法の１例を示す平
面図、第３Ｂ図は第３Ａ図における点線の円３Ｂ
内を取り出して示す平面図、第４図は本発明に基
づく抵抗配列を有する半導体装置の第１実施例を
示す平面図、第５図は第４図に示した第１実施例
の配列をｋ段に拡大した場合の抵抗配列を示す平
面図、第６図は本発明に基づく抵抗配列を有する
半導体装置の第２実施例を示す平面図、第７図は
第４図に示した例において配線のパターンを変更
した場合の１例を示す平面図、第８図は本発明を
適用した一応用例を説明するための前提となる１
回路例を示す回路図、第９図は第８図のメモリ回
路の具体的レイアウトを示す平面図、第１０図は
第８図のメモリ回路を第２図に示す従来の抵抗配
列をもつてレイアウトした場合を示す平面図であ
る。 Ｒ……抵抗、CW……コンタクト窓、ｉ，i′，
（ｉ＋１），（ｉ＋１）′〜（ｉ＋６），（ｉ＋６）′
……配線、Ｐ……回路ブロツクのピツチ、Ｌ……
抵抗Ｒの長さ、Ｗ……抵抗Ｒの幅。
メモリ回路を示すブロツク図、第２図は従来の抵
抗の配列方法の一般的な例を示す平面図、第３Ａ
図は第２図に示したダミースペースDSを有効に
活用できる従来の抵抗の配列方法の１例を示す平
面図、第３Ｂ図は第３Ａ図における点線の円３Ｂ
内を取り出して示す平面図、第４図は本発明に基
づく抵抗配列を有する半導体装置の第１実施例を
示す平面図、第５図は第４図に示した第１実施例
の配列をｋ段に拡大した場合の抵抗配列を示す平
面図、第６図は本発明に基づく抵抗配列を有する
半導体装置の第２実施例を示す平面図、第７図は
第４図に示した例において配線のパターンを変更
した場合の１例を示す平面図、第８図は本発明を
適用した一応用例を説明するための前提となる１
回路例を示す回路図、第９図は第８図のメモリ回
路の具体的レイアウトを示す平面図、第１０図は
第８図のメモリ回路を第２図に示す従来の抵抗配
列をもつてレイアウトした場合を示す平面図であ
る。 Ｒ……抵抗、CW……コンタクト窓、ｉ，i′，
（ｉ＋１），（ｉ＋１）′〜（ｉ＋６），（ｉ＋６）′
……配線、Ｐ……回路ブロツクのピツチ、Ｌ……
抵抗Ｒの長さ、Ｗ……抵抗Ｒの幅。
Claims (1)
- 【特許請求の範囲】 １ 第１の方向に沿つてピツチＰで繰り返し設け
られたｎ個（ｎ≧２）の対のメモリセルブロツク
およびその周辺回路ブロツクと、 前記メモリセルブロツクの群と前記周辺回路ブ
ロツクの群との間に形成される回路ブロツク領域
内に設けられ、各々が前記第１の方向に沿つて伸
びる複数の抵抗とを有してなり、 ここに、該複数の抵抗は（ｎ−１）Ｐ＜Ｌ＜
nPを満たす長さＬを有すると共に、該第１の方
向と直交する第２の方向に互いに平行にｎ段設け
られ、かつ、任意のｋ（ｋは２≦ｋ≦ｎなる整数）
段に１列に配列される該複数の抵抗の各々と、該
抵抗の各々に隣接して（ｋ−１）段に１列に配列
される各抵抗とが、前記第１の方向に相互にrP
（ｒは１又は２以上の整数）ずつずれて配列され
てなることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133781A JPS5925260A (ja) | 1982-08-02 | 1982-08-02 | 半導体装置 |
| US06/517,256 US4636831A (en) | 1982-08-02 | 1983-07-26 | Semiconductor device |
| DE8383304445T DE3377315D1 (en) | 1982-08-02 | 1983-08-01 | Resistors in semiconductor devices |
| EP83304445A EP0100676B1 (en) | 1982-08-02 | 1983-08-01 | Resistors in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133781A JPS5925260A (ja) | 1982-08-02 | 1982-08-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925260A JPS5925260A (ja) | 1984-02-09 |
| JPH0214789B2 true JPH0214789B2 (ja) | 1990-04-10 |
Family
ID=15112837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133781A Granted JPS5925260A (ja) | 1982-08-02 | 1982-08-02 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4636831A (ja) |
| EP (1) | EP0100676B1 (ja) |
| JP (1) | JPS5925260A (ja) |
| DE (1) | DE3377315D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969948A (ja) * | 1982-10-15 | 1984-04-20 | Fujitsu Ltd | マスタ−スライス型半導体集積回路 |
| JPS62166542A (ja) * | 1986-01-18 | 1987-07-23 | Fujitsu Ltd | 半導体集積回路 |
| JPH0817227B2 (ja) * | 1987-04-30 | 1996-02-21 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
| GB2215123B (en) * | 1988-02-16 | 1990-10-24 | Stc Plc | Improvement in integrated circuits |
| US5047827A (en) * | 1990-08-20 | 1991-09-10 | Hughes Aircraft Company | Integrated circuit resistor fabrication using focused ion beam |
| US7737817B2 (en) * | 2002-06-11 | 2010-06-15 | Nxp B.V. | Resistor network such as a resistor ladder network and a method for manufacturing such a resistor network |
| DE10243604B4 (de) * | 2002-09-19 | 2006-07-27 | Infineon Technologies Ag | Anordnung von mehreren Widerständen eines Halbleiter-Bauelements |
| CN108091199A (zh) * | 2017-12-25 | 2018-05-29 | 柳州铁道职业技术学院 | 机车综合无线通信实训平台 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312871A (en) * | 1964-12-23 | 1967-04-04 | Ibm | Interconnection arrangement for integrated circuits |
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| US3900811A (en) * | 1973-12-11 | 1975-08-19 | Kolite Semiconductor Products | Economical pressure transducer assemblies, methods of fabricating and mounting the same |
| US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
| US4127840A (en) * | 1977-02-22 | 1978-11-28 | Conrac Corporation | Solid state force transducer |
| GB2000639B (en) * | 1977-06-29 | 1982-03-31 | Tokyo Shibaura Electric Co | Semiconductor device |
-
1982
- 1982-08-02 JP JP57133781A patent/JPS5925260A/ja active Granted
-
1983
- 1983-07-26 US US06/517,256 patent/US4636831A/en not_active Expired - Lifetime
- 1983-08-01 EP EP83304445A patent/EP0100676B1/en not_active Expired
- 1983-08-01 DE DE8383304445T patent/DE3377315D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925260A (ja) | 1984-02-09 |
| EP0100676B1 (en) | 1988-07-06 |
| DE3377315D1 (en) | 1988-08-11 |
| EP0100676A2 (en) | 1984-02-15 |
| US4636831A (en) | 1987-01-13 |
| EP0100676A3 (en) | 1985-09-18 |
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