JPH04291962A - マスクｒｏｍの製造方法とマスクｒｏｍ - Google Patents
マスクｒｏｍの製造方法とマスクｒｏｍInfo
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- JPH04291962A JPH04291962A JP3057422A JP5742291A JPH04291962A JP H04291962 A JPH04291962 A JP H04291962A JP 3057422 A JP3057422 A JP 3057422A JP 5742291 A JP5742291 A JP 5742291A JP H04291962 A JPH04291962 A JP H04291962A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にマスクＲＯＭと呼ばれる読み出し専用半導体メモリに
関する。
にマスクＲＯＭと呼ばれる読み出し専用半導体メモリに
関する。
【０００２】
【従来の技術】図４に、トランジスタの閾値の高低によ
り、データを記憶したマスクＲＯＭの回路を示す。所定
の閾値が選択的不純物ドープによって設定された複数の
トランジスタＱ１０１、Ｑ１０２、…Ｑｎ０１、Ｑｎ０
２、…がマトリクス状に配置されている。これらのトラ
ンジスタは、図の横方向で示す行方向に直列に接続され
ている。各行に平行にワード線ＷＬ１、…ＷＬｎが配置
され、各行のトランジスタのゲート電極に接続されてい
る。
り、データを記憶したマスクＲＯＭの回路を示す。所定
の閾値が選択的不純物ドープによって設定された複数の
トランジスタＱ１０１、Ｑ１０２、…Ｑｎ０１、Ｑｎ０
２、…がマトリクス状に配置されている。これらのトラ
ンジスタは、図の横方向で示す行方向に直列に接続され
ている。各行に平行にワード線ＷＬ１、…ＷＬｎが配置
され、各行のトランジスタのゲート電極に接続されてい
る。
【０００３】また、図中縦方向に示す各列のトランジス
タのソース／ドレインは、列方向に配置された拡散ビッ
ト線ＤＢＬに接続されている。
タのソース／ドレインは、列方向に配置された拡散ビッ
ト線ＤＢＬに接続されている。
【０００４】このようなマスクＲＯＭの記憶容量は、マ
トリクス状に配置したトランジスタの数によって定まる
。記憶容量を増大させるには、トランジスタの寸法を小
さくし、密に配置することが望まれる。
トリクス状に配置したトランジスタの数によって定まる
。記憶容量を増大させるには、トランジスタの寸法を小
さくし、密に配置することが望まれる。
【０００５】たとえば、トランジスタＱ１０１のゲート
はワード線ＷＬ１によって駆動され、ソース／ドレイン
は、拡散ビット線ＤＢＬ０とＤＢＬ１に接続されている
。これらの拡散ビット線ＤＢＬ０、ＤＢＬ１、…は、バ
ンク選択トランジスタＱ１０、Ｑ１１、…Ｑ２０、Ｑ２
１、…を介して金属で形成された半導体表面上のビット
線ＢＬ０、ＢＬ１、…に接続されている。
はワード線ＷＬ１によって駆動され、ソース／ドレイン
は、拡散ビット線ＤＢＬ０とＤＢＬ１に接続されている
。これらの拡散ビット線ＤＢＬ０、ＤＢＬ１、…は、バ
ンク選択トランジスタＱ１０、Ｑ１１、…Ｑ２０、Ｑ２
１、…を介して金属で形成された半導体表面上のビット
線ＢＬ０、ＢＬ１、…に接続されている。
【０００６】たとえば、マトリクスの元であるトランジ
スタＱ１０１が選択された時は、ワード線ＷＬ１に電圧
が印加され、拡散ビット線ＤＢＬ０とＤＢＬ１の間に電
圧が印加される。トランジスタＱ１０１は、そのチャネ
ル領域のドーピングレベルに応じてオン状態になるかオ
フ状態に保たれる。トランジスタＱ１０１がオンになる
と、実線の矢印に示すようにビット線ＢＬ１からビット
線ＢＬ０に電流ｉ０が流れ、この電流ｉ０を検出するこ
とによってメモリ状態を読み出す。トランジスタＱ１０
１の閾値が高いと、トランジスタＱ１０１はオン状態に
ならず、電流は流れない。
スタＱ１０１が選択された時は、ワード線ＷＬ１に電圧
が印加され、拡散ビット線ＤＢＬ０とＤＢＬ１の間に電
圧が印加される。トランジスタＱ１０１は、そのチャネ
ル領域のドーピングレベルに応じてオン状態になるかオ
フ状態に保たれる。トランジスタＱ１０１がオンになる
と、実線の矢印に示すようにビット線ＢＬ１からビット
線ＢＬ０に電流ｉ０が流れ、この電流ｉ０を検出するこ
とによってメモリ状態を読み出す。トランジスタＱ１０
１の閾値が高いと、トランジスタＱ１０１はオン状態に
ならず、電流は流れない。
【０００７】たとえば、ビット線ＢＬ０を接地し、ビッ
ト線ＢＬ１に電位を与ることにより実線の矢印で示す電
流ｉ０が流れる。
ト線ＢＬ１に電位を与ることにより実線の矢印で示す電
流ｉ０が流れる。
【０００８】しかしながら、ワード線ＷＬ１の電圧は、
トランジスタＱ１０１の他、同一行の他のトランジスタ
Ｑ１０２、Ｑ１０３、…にも印加される。トランジスタ
Ｑ１０２等がオン状態になると、実線ｉ０で示す電流の
他、破線で示す電流ｉ１等も流れる。このため、電流ｉ
０が減少する。この電流の減少が読み出しスピードの遅
れ等の問題を起こす。
トランジスタＱ１０１の他、同一行の他のトランジスタ
Ｑ１０２、Ｑ１０３、…にも印加される。トランジスタ
Ｑ１０２等がオン状態になると、実線ｉ０で示す電流の
他、破線で示す電流ｉ１等も流れる。このため、電流ｉ
０が減少する。この電流の減少が読み出しスピードの遅
れ等の問題を起こす。
【０００９】図５は、図４に示すマスクＲＯＭ回路を実
現する従来の技術による構造を示す。図５（Ａ）は平面
図を示し、図５（Ｂ）〜（Ｅ）はそれぞれＢ−Ｂ、Ｃ−
Ｃ、Ｄ−Ｄ、Ｅ−Ｅの線に沿う断面図を示す。拡散ビッ
ト線４ａ、４ｂ、４ｃ、…は半導体基板内に形成された
拡散領域で構成され、ワード線７ａ、７ｂ、７ｃ、…は
、半導体表面上に絶縁膜を介して形成されたポリシリコ
ン領域で構成される。ワード線７ａが存在する領域での
断面構造は、図５（Ｂ）に示すように、半導体基板１内
に拡散で形成されたビット線４ａ、４ｂ、４ｃが配置さ
れ、その間の領域５がチャネル領域となる。半導体基板
１表面上には、ＳｉＯ２ 等の絶縁膜６が形成され、そ
の上にドープされた多結晶シリコンで形成されたワード
線７ｂが配置されている。なお、ワード線７ｂの上にも
、ＳｉＯ２ 等の保護膜１１が配置されている。
現する従来の技術による構造を示す。図５（Ａ）は平面
図を示し、図５（Ｂ）〜（Ｅ）はそれぞれＢ−Ｂ、Ｃ−
Ｃ、Ｄ−Ｄ、Ｅ−Ｅの線に沿う断面図を示す。拡散ビッ
ト線４ａ、４ｂ、４ｃ、…は半導体基板内に形成された
拡散領域で構成され、ワード線７ａ、７ｂ、７ｃ、…は
、半導体表面上に絶縁膜を介して形成されたポリシリコ
ン領域で構成される。ワード線７ａが存在する領域での
断面構造は、図５（Ｂ）に示すように、半導体基板１内
に拡散で形成されたビット線４ａ、４ｂ、４ｃが配置さ
れ、その間の領域５がチャネル領域となる。半導体基板
１表面上には、ＳｉＯ２ 等の絶縁膜６が形成され、そ
の上にドープされた多結晶シリコンで形成されたワード
線７ｂが配置されている。なお、ワード線７ｂの上にも
、ＳｉＯ２ 等の保護膜１１が配置されている。
【００１０】ワード線が存在しない領域での断面は、図
５（Ｃ）に示すように、半導体基板１の表面に絶縁膜６
と保護膜１１が積層されている。なお、拡散ビット線４
ａ、４ｂ、４ｃ、…の間には、誘起チャネルを防止する
ためのチャネルストップ領域１２が、基板１と同導電型
の不純物を多量にドープすることによって形成されてい
る。このため、各行間のトランジスタは分離される。
５（Ｃ）に示すように、半導体基板１の表面に絶縁膜６
と保護膜１１が積層されている。なお、拡散ビット線４
ａ、４ｂ、４ｃ、…の間には、誘起チャネルを防止する
ためのチャネルストップ領域１２が、基板１と同導電型
の不純物を多量にドープすることによって形成されてい
る。このため、各行間のトランジスタは分離される。
【００１１】拡散ビット線の存在する領域での列に沿う
断面構造は図５（Ｄ）に示される。半導体基板１の表面
に、逆導電型の不純物をドープすることによって形成さ
れた拡散ビット線４ｃが形成され、その上に絶縁膜６を
介して多結晶ワード線７ａ、７ｂ、７ｃ、…が交差して
配置されている。
断面構造は図５（Ｄ）に示される。半導体基板１の表面
に、逆導電型の不純物をドープすることによって形成さ
れた拡散ビット線４ｃが形成され、その上に絶縁膜６を
介して多結晶ワード線７ａ、７ｂ、７ｃ、…が交差して
配置されている。
【００１２】拡散ビット線が存在しない領域での断面構
造は、図５（Ｅ）に示される。半導体基板１の表面部分
には、ワード線７ａ、７ｂ、７ｃ、…の下にチャネル領
域５が形成され、その間の領域にはチャネルストップ領
域１２が形成されている。半導体基板１の表面には、絶
縁膜６を介して多結晶シリコンのワード線７ａ、７ｂ、
７ｃ、…が紙面と垂直な方向に延在している。ワード線
７ａ、７ｂ、…の下の領域は各トランジスタのチャネル
領域を構成する。
造は、図５（Ｅ）に示される。半導体基板１の表面部分
には、ワード線７ａ、７ｂ、７ｃ、…の下にチャネル領
域５が形成され、その間の領域にはチャネルストップ領
域１２が形成されている。半導体基板１の表面には、絶
縁膜６を介して多結晶シリコンのワード線７ａ、７ｂ、
７ｃ、…が紙面と垂直な方向に延在している。ワード線
７ａ、７ｂ、…の下の領域は各トランジスタのチャネル
領域を構成する。
【００１３】
【発明が解決しようとする課題】以上説明したように、
トランジスタのチャネル領域の閾値によって情報を記憶
するマスクＲＯＭ回路においては、集積度の向上は、ト
ランジスタ構造を微細化することを必要とする。トラン
ジスタ構造の微細化は、リソグラフィ技術のライン／ス
ペースの限界によって制限される。たとえば、０．５μ
ｍピッチで限界となる。
トランジスタのチャネル領域の閾値によって情報を記憶
するマスクＲＯＭ回路においては、集積度の向上は、ト
ランジスタ構造を微細化することを必要とする。トラン
ジスタ構造の微細化は、リソグラフィ技術のライン／ス
ペースの限界によって制限される。たとえば、０．５μ
ｍピッチで限界となる。
【００１４】本発明の目的は、マスクＲＯＭ回路装置に
おいて、ライン／スペースの間隔を減少することのでき
るマスクＲＯＭの製造方法を提供することである。
おいて、ライン／スペースの間隔を減少することのでき
るマスクＲＯＭの製造方法を提供することである。
【００１５】また、本発明の目的は、トランジスタの閾
値の高低によって情報を記憶するマスクＲＯＭ回路にお
いて、読み出し速度を速くすることのできる構造を有す
るマスクＲＯＭを提供することである。
値の高低によって情報を記憶するマスクＲＯＭ回路にお
いて、読み出し速度を速くすることのできる構造を有す
るマスクＲＯＭを提供することである。
【００１６】
【課題を解決するための手段】本発明のマスクＲＯＭの
製造方法は、複数のビット線間にマトリクス状にトラン
ジスタが接続され、ビット線と交差する複数のワード線
がトランジスタのゲートに接続され、各トランジスタの
閾値によって情報を記憶するマスクＲＯＭの製造方法に
おいて、半導体基板表面上に、ビット線の方向に沿って
、不純物拡散のマスクとなり得る材料で形成された複数
のストライプを形成する工程と、ストライプを覆って、
半導体基板表面上に固相拡散源となり得る被膜を形成す
る工程と、被膜を異方性エッチングし、ストライプの側
面上にのみ被膜を残す工程と、ストライプ側面上の被膜
から半導体基板内に不純物を拡散させ、ビット線を形成
する工程とを含む。
製造方法は、複数のビット線間にマトリクス状にトラン
ジスタが接続され、ビット線と交差する複数のワード線
がトランジスタのゲートに接続され、各トランジスタの
閾値によって情報を記憶するマスクＲＯＭの製造方法に
おいて、半導体基板表面上に、ビット線の方向に沿って
、不純物拡散のマスクとなり得る材料で形成された複数
のストライプを形成する工程と、ストライプを覆って、
半導体基板表面上に固相拡散源となり得る被膜を形成す
る工程と、被膜を異方性エッチングし、ストライプの側
面上にのみ被膜を残す工程と、ストライプ側面上の被膜
から半導体基板内に不純物を拡散させ、ビット線を形成
する工程とを含む。
【００１７】また、本発明のマスクＲＯＭは、複数のビ
ット線間にマトリクス状にトランジスタが接続され、ビ
ット線と交差する複数のワード線がトランジスタのゲー
トに接続され、各トランジスタの閾値によって情報を記
憶するマスクＲＯＭにおいて、ビット線が複数本づつの
組に分けられており、各組内の隣接するビット線間には
トランジスタが配置されており、隣接する組間にはトラ
ンジスタが配置されていない。
ット線間にマトリクス状にトランジスタが接続され、ビ
ット線と交差する複数のワード線がトランジスタのゲー
トに接続され、各トランジスタの閾値によって情報を記
憶するマスクＲＯＭにおいて、ビット線が複数本づつの
組に分けられており、各組内の隣接するビット線間には
トランジスタが配置されており、隣接する組間にはトラ
ンジスタが配置されていない。
【００１８】
【作用】半導体基板表面上に複数のストライプを形成し
、各ストライプの側面に固相拡散源となる被膜を形成し
、この固相拡散源である被膜から不純物を拡散させるこ
とによって、ストライプあたり２本のビット線を形成す
る。
、各ストライプの側面に固相拡散源となる被膜を形成し
、この固相拡散源である被膜から不純物を拡散させるこ
とによって、ストライプあたり２本のビット線を形成す
る。
【００１９】このため、リソグラフィ技術のライン／ス
ペースの限度を越えて拡散ビット線を形成することがで
きる。
ペースの限度を越えて拡散ビット線を形成することがで
きる。
【００２０】また、ビット線を複数本ずつの組に分け、
各組内のビット線間にはトランジスタを配置しないこと
により、情報読み出し時の寄生電流を制限することがで
きる。
各組内のビット線間にはトランジスタを配置しないこと
により、情報読み出し時の寄生電流を制限することがで
きる。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２２】図１は、本発明の実施例によるマスクＲＯ
Ｍの製造方法を示す断面図である。まず、図１（Ａ）に
示すように、ｐ− 型シリコン基板１の表面に、不純物
拡散に関し、マスクとして機能することのできるＳｉＯ
２ 層２を形成し、ホトリソグラフィによってストライ
プ状に成形する。
Ｍの製造方法を示す断面図である。まず、図１（Ａ）に
示すように、ｐ− 型シリコン基板１の表面に、不純物
拡散に関し、マスクとして機能することのできるＳｉＯ
２ 層２を形成し、ホトリソグラフィによってストライ
プ状に成形する。
【００２３】次に、図１（Ｂ）に示すように、ストライ
プ状のＳｉＯ２ 層２を覆ってホスホシリケートガラス
（ＰＳＧ）層３を形成する。ＰＳＧは、シリコンに対し
てｎ型不純物として機能する燐（Ｐ）を含むシリケート
ガラスである。
プ状のＳｉＯ２ 層２を覆ってホスホシリケートガラス
（ＰＳＧ）層３を形成する。ＰＳＧは、シリコンに対し
てｎ型不純物として機能する燐（Ｐ）を含むシリケート
ガラスである。
【００２４】続いて、図１（Ｃ）に示すように、リアク
ティブイオンエッチング（ＲＩＥ）等の異方性エッチン
グを行なって、ＰＳＧ層３をエッチングする。異方性エ
ッチングによって表面から所定厚さのＰＳＧ層３が除去
されると、図１（Ｃ）に示す構造が形成される。すなわ
ち、ＰＳＧ層３の形成の際には、露出表面上にほぼ均等
な厚さでＰＳＧ層３が形成されるが、異方性エッチング
の際には表面から所定厚さのＰＳＧ層が除去されるため
、半導体基板１表面上のＰＳＧ層が除去された状態にお
いて、ストライプ状ＳｉＯ２ 層２の表面上のＰＳＧ層
３は除去されるが、側面上のＰＳＧ層は残留する。
ティブイオンエッチング（ＲＩＥ）等の異方性エッチン
グを行なって、ＰＳＧ層３をエッチングする。異方性エ
ッチングによって表面から所定厚さのＰＳＧ層３が除去
されると、図１（Ｃ）に示す構造が形成される。すなわ
ち、ＰＳＧ層３の形成の際には、露出表面上にほぼ均等
な厚さでＰＳＧ層３が形成されるが、異方性エッチング
の際には表面から所定厚さのＰＳＧ層が除去されるため
、半導体基板１表面上のＰＳＧ層が除去された状態にお
いて、ストライプ状ＳｉＯ２ 層２の表面上のＰＳＧ層
３は除去されるが、側面上のＰＳＧ層は残留する。
【００２５】このようにして、各ストライプ状ＳｉＯ２
層２の両側面にＰＳＧ層３ａ、３ｂ、３ｃ、…が得ら
れる。
層２の両側面にＰＳＧ層３ａ、３ｂ、３ｃ、…が得ら
れる。
【００２６】次に、図１（Ｄ）に示すように、ストライ
プ状ＳｉＯ２ 層２側面上のＰＳＧ層３ａ、３ｂ、３ｃ
、…を拡散源として不純物拡散を行なうことにより、Ｐ
ＳＧ層３下部にｎ＋ 型拡散層４ａ、４ｂ、４ｃ、…が
形成される。たとえば、０．２〜０．３μｍピッチで拡
散層を形成することができる。
プ状ＳｉＯ２ 層２側面上のＰＳＧ層３ａ、３ｂ、３ｃ
、…を拡散源として不純物拡散を行なうことにより、Ｐ
ＳＧ層３下部にｎ＋ 型拡散層４ａ、４ｂ、４ｃ、…が
形成される。たとえば、０．２〜０．３μｍピッチで拡
散層を形成することができる。
【００２７】その後、図１（Ｅ）に示すように、酸化膜
除去のエッチングを行なうことにより、半導体基板１表
面上のストライプ状ＳｉＯ２ 層２およびＰＳＧ層３は
除去される。
除去のエッチングを行なうことにより、半導体基板１表
面上のストライプ状ＳｉＯ２ 層２およびＰＳＧ層３は
除去される。
【００２８】その後、半導体基板１表面上に図１（Ｆ）
に示すように、ゲート絶縁膜となるＳｉＯ２ 層６を形
成し、その上に不純物をドープしたポリシリコン（多結
晶シリコン）層７を堆積する。ポリシリコン層７の上に
、ホトレジスト層を形成し、ホトリソグラフィによりパ
ターニングすることによって、拡散ビット線４ａ、４ｂ
、４ｃと交差するポリシリコンワード線７を得る。この
ようにして、隣接する拡散ビット線の間に絶縁ゲート構
造が形成され、ＭＯＳ型トランジスタが形成される。
に示すように、ゲート絶縁膜となるＳｉＯ２ 層６を形
成し、その上に不純物をドープしたポリシリコン（多結
晶シリコン）層７を堆積する。ポリシリコン層７の上に
、ホトレジスト層を形成し、ホトリソグラフィによりパ
ターニングすることによって、拡散ビット線４ａ、４ｂ
、４ｃと交差するポリシリコンワード線７を得る。この
ようにして、隣接する拡散ビット線の間に絶縁ゲート構
造が形成され、ＭＯＳ型トランジスタが形成される。
【００２９】なお、図１（Ｇ）に示すように、各トラン
ジスタＴｒのチャネル領域には選択的にシリコン基板１
と同導電型の不純物がドープされている。すなわち、ド
ープされたチャネル領域８は高い閾値を有し、ドープさ
れていないチャネル領域９は低い閾値を有する。このた
め、ポリシリコンワード線７に所定電圧を印加した時、
トランジスタＴｒ１はオンしないが、トランジスタＴｒ
２はオンする。
ジスタＴｒのチャネル領域には選択的にシリコン基板１
と同導電型の不純物がドープされている。すなわち、ド
ープされたチャネル領域８は高い閾値を有し、ドープさ
れていないチャネル領域９は低い閾値を有する。このた
め、ポリシリコンワード線７に所定電圧を印加した時、
トランジスタＴｒ１はオンしないが、トランジスタＴｒ
２はオンする。
【００３０】以上説明したマスクＲＯＭの製造方法によ
れば、ストライプ状ＳｉＯ２ 層２の両側に拡散ビット
線を形成することができるため、集積度を向上させたマ
スクＲＯＭを作成することができる。
れば、ストライプ状ＳｉＯ２ 層２の両側に拡散ビット
線を形成することができるため、集積度を向上させたマ
スクＲＯＭを作成することができる。
【００３１】図２は、このようにして作成したマスクＲ
ＯＭの構成を示す。図２（Ａ）は平面図であり、図２（
Ｂ）〜（Ｅ）は、図２（Ａ）のＢ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ
、Ｅ−Ｅ線に沿う断面図である。
ＯＭの構成を示す。図２（Ａ）は平面図であり、図２（
Ｂ）〜（Ｅ）は、図２（Ａ）のＢ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ
、Ｅ−Ｅ線に沿う断面図である。
【００３２】図２（Ａ）の平面図で明らかなように、図
１に示す製造方法で作成したマスクＲＯＭは、拡散ビッ
ト線４ａ、４ｂ、４ｃの幅および間隔（たとえばピッチ
０．２〜０．３μｍ）が図５に示す従来技術によるマス
クＲＯＭの場合（たとえばピッチ０５μｍ）と比べ、著
しく減少している。このため、図２（Ｂ）、図２（Ｃ）
においても、半導体基板１内の拡散ビット線４ａ、４ｂ
、４ｃの間隔が狭くなっている。
１に示す製造方法で作成したマスクＲＯＭは、拡散ビッ
ト線４ａ、４ｂ、４ｃの幅および間隔（たとえばピッチ
０．２〜０．３μｍ）が図５に示す従来技術によるマス
クＲＯＭの場合（たとえばピッチ０５μｍ）と比べ、著
しく減少している。このため、図２（Ｂ）、図２（Ｃ）
においても、半導体基板１内の拡散ビット線４ａ、４ｂ
、４ｃの間隔が狭くなっている。
【００３３】その他の点に関しては、図５に示す構造と
同様である。たとえば、図２（Ｄ）、（Ｅ）に示す断面
構造は、図５（Ｄ）、（Ｅ）に示す断面構造と本質的な
差異はない。
同様である。たとえば、図２（Ｄ）、（Ｅ）に示す断面
構造は、図５（Ｄ）、（Ｅ）に示す断面構造と本質的な
差異はない。
【００３４】なお、固相拡散源としてＰＳＧを用いる場
合を説明したが、導電型を反転してボロシリケートガラ
ス（ＢＳＧ）を用いることや、多結晶シリコンを用いる
こと等もできる。なお、多結晶シリコンを用いる場合は
、不純物としてＡｓ、Ｂ等をドープする。
合を説明したが、導電型を反転してボロシリケートガラ
ス（ＢＳＧ）を用いることや、多結晶シリコンを用いる
こと等もできる。なお、多結晶シリコンを用いる場合は
、不純物としてＡｓ、Ｂ等をドープする。
【００３５】以上の実施例によれば、マスクＲＯＭの集
積度を著しく向上させることができる。集積度に余裕が
ある場合、以下に述べるような他の面での改良を行なう
ことも可能となる。
積度を著しく向上させることができる。集積度に余裕が
ある場合、以下に述べるような他の面での改良を行なう
ことも可能となる。
【００３６】図３は、本発明の他の実施例によるマスク
ＲＯＭの平面構造を概念的に示す。閾値によって情報を
記憶するトランジスタがマトリクス状に配置され、所定
の電圧をゲートに印加した時、トランジスタがオンする
かオフのままかによって情報を読み出すことは前述のマ
スクＲＯＭと同様である。
ＲＯＭの平面構造を概念的に示す。閾値によって情報を
記憶するトランジスタがマトリクス状に配置され、所定
の電圧をゲートに印加した時、トランジスタがオンする
かオフのままかによって情報を読み出すことは前述のマ
スクＲＯＭと同様である。
【００３７】本実施例においては、各行に配置されるト
ランジスタが全て直列に接続されず、図示の場合、２つ
ずつが組にされている。すなわち、ワード線ＷＬ１１に
よって駆動されるトランジスタは、Ｑ１０１とＱ１０２
が接続され、Ｑ１０３とＱ１０４とが接続され、Ｑ１０
５とＱ１０６が接続されるように２つずつが接続され、
その間は電気的に分離されている。すなわち、従来の技
術によれば、トランジスタＱ１０２とＱ１０３の間には
、もう１つのトランジスタＱＤが存在したが、本実施例
においてはＱ１０２とＱ１０３とは分離されている。 また、２つずつ接続されたトランジスタの相互接続点に
接地線ＧＮＤが接続されている。この接地線ＧＮＤは、
図に示すように、半導体基板上に網目状に配置され、２
次元的に拡がっている。
ランジスタが全て直列に接続されず、図示の場合、２つ
ずつが組にされている。すなわち、ワード線ＷＬ１１に
よって駆動されるトランジスタは、Ｑ１０１とＱ１０２
が接続され、Ｑ１０３とＱ１０４とが接続され、Ｑ１０
５とＱ１０６が接続されるように２つずつが接続され、
その間は電気的に分離されている。すなわち、従来の技
術によれば、トランジスタＱ１０２とＱ１０３の間には
、もう１つのトランジスタＱＤが存在したが、本実施例
においてはＱ１０２とＱ１０３とは分離されている。 また、２つずつ接続されたトランジスタの相互接続点に
接地線ＧＮＤが接続されている。この接地線ＧＮＤは、
図に示すように、半導体基板上に網目状に配置され、２
次元的に拡がっている。
【００３８】たとえば、トランジスタＱ１０２の情報を
読み出す時には、ワード線ＷＬ１１にゲート電圧を印加
しし、拡散ビット線ＢＬＤ１０と接地線ＧＮＤの間にド
レイン電圧を印加する。トランジスタＱ１０２がオンす
れば、拡散ビット線ＢＬＢ１０から接地線ＧＮＤに電流
が流れる。この電流は、接地線ＧＮＤが２次元的に接続
されているため、基板表面に２次元的に拡がって流れる
。従来技術におけるトランジスタＱＢが廃止されている
ため、トランジスタＱ１０２がオンしても、他のトラン
ジスタから流れ込む電流はない。このため、メモリの読
み出し速度が速くできる。また、接地線に流れる電流は
２次元的に拡がって流れるため、接地線に関する抵抗は
無視できる程度まで低くすることができる。
読み出す時には、ワード線ＷＬ１１にゲート電圧を印加
しし、拡散ビット線ＢＬＤ１０と接地線ＧＮＤの間にド
レイン電圧を印加する。トランジスタＱ１０２がオンす
れば、拡散ビット線ＢＬＢ１０から接地線ＧＮＤに電流
が流れる。この電流は、接地線ＧＮＤが２次元的に接続
されているため、基板表面に２次元的に拡がって流れる
。従来技術におけるトランジスタＱＢが廃止されている
ため、トランジスタＱ１０２がオンしても、他のトラン
ジスタから流れ込む電流はない。このため、メモリの読
み出し速度が速くできる。また、接地線に流れる電流は
２次元的に拡がって流れるため、接地線に関する抵抗は
無視できる程度まで低くすることができる。
【００３９】なお、図中、トランジスタＱ１１、Ｑ１２
、…は、バンクセレクト用トランジスタを示し、ＢＳＡ
、ＢＳＢはバンクセレクト線を示し、ＢＬ０、ＢＬ１、
…は、半導体基板上に設けた金属のビット線を示し、Ｂ
ＬＡ１０、ＢＬＢ１０、…は、拡散ビット線を示し、Ｗ
Ｌ１１、…ＷＬ１ｎは、ワード線を示す。
、…は、バンクセレクト用トランジスタを示し、ＢＳＡ
、ＢＳＢはバンクセレクト線を示し、ＢＬ０、ＢＬ１、
…は、半導体基板上に設けた金属のビット線を示し、Ｂ
ＬＡ１０、ＢＬＢ１０、…は、拡散ビット線を示し、Ｗ
Ｌ１１、…ＷＬ１ｎは、ワード線を示す。
【００４０】このように、トランジスタの閾値の高低に
よって情報を記憶するマスクＲＯＭにおいて、トランジ
スタを置かない領域を設けることにより、トランジスタ
がオンした時の寄生電流を低減することができる。拡散
ビット線の幅が狭くなることにより増大する電流路の抵
抗は、接地線抵抗の減少によって相殺することが可能で
ある。
よって情報を記憶するマスクＲＯＭにおいて、トランジ
スタを置かない領域を設けることにより、トランジスタ
がオンした時の寄生電流を低減することができる。拡散
ビット線の幅が狭くなることにより増大する電流路の抵
抗は、接地線抵抗の減少によって相殺することが可能で
ある。
【００４１】なお、図３にはトランジスタを２つずつ組
にする構成を示したが、トランジスタを３つ以上ずつ組
にして接続する場合にも、ある程度の効果は得られる。 また、接地線の平面パターニングの１つを示したが、接
地線は縦方向、横方向に接続された複数の接地線に接続
されるものであれば効果が得られる。
にする構成を示したが、トランジスタを３つ以上ずつ組
にして接続する場合にも、ある程度の効果は得られる。 また、接地線の平面パターニングの１つを示したが、接
地線は縦方向、横方向に接続された複数の接地線に接続
されるものであれば効果が得られる。
【００４２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
マスクＲＯＭの集積度を向上することができる。
マスクＲＯＭの集積度を向上することができる。
【００４４】また、トランジスタを複数ずつ組にして接
続することにより、動作特性を向上することができる。
続することにより、動作特性を向上することができる。
【００４５】また、接地線を２次元的に拡がる網目状に
接続することにより、接地線の実効抵抗を減少させるこ
とができる。
接続することにより、接地線の実効抵抗を減少させるこ
とができる。
【図１】本発明の実施例によるマスクＲＯＭの製造方法
を示す。図１（Ａ）〜（Ｇ）は、それぞれ半導体基板の
断面図である。
を示す。図１（Ａ）〜（Ｇ）は、それぞれ半導体基板の
断面図である。
【図２】図１の実施例によって製造されるマスクＲＯＭ
の構造を示す。図２（Ａ）は平面図、図２（Ｂ）〜（Ｅ
）は断面図である。
の構造を示す。図２（Ａ）は平面図、図２（Ｂ）〜（Ｅ
）は断面図である。
【図３】本発明の他の実施例によるマスクＲＯＭの概念
的平面図である。
的平面図である。
【図４】閾値の高低によって情報を蓄積するマスクＲＯ
Ｍ回路の回路図である。
Ｍ回路の回路図である。
【図５】従来の技術を示す。図５（Ａ）は平面図、図５
（Ｂ）〜（Ｅ）は断面図である。
（Ｂ）〜（Ｅ）は断面図である。
１ ｐ− 型シリコン基板
２ ＳｉＯ２ 層
３ ＰＳＧ層
４ ｎ＋ 型拡散層
６ ＳｉＯ２ 層
７ ポリシリコン層
８ ドープされたチャネル領域
９ ドープされていないチャネル領域１１ 保護層
１２ チャネルストップ拡散領域
Ｔｒ トランジスタ
Claims (5)
- 【請求項１】 複数のビット線（ＤＢＬｉ）間にマト
リクス状にトランジスタ（Ｑ）が接続され、ビット線と
交差する複数のワード線（ＷＬｊ）がトランジスタのゲ
ートに接続され、各トランジスタの閾値によって情報を
記憶するマスクＲＯＭの製造方法において、半導体基板
表面上に、ビット線の方向に沿って、不純物拡散のマス
クとなり得る材料で形成された複数のストライプを形成
する工程と、前記ストライプを覆って、前記半導体基板
表面上に固相拡散源となり得る被膜を形成する工程と、
前記被膜を異方性エッチングし、前記ストライプの側面
上にのみ前記被膜を残す工程と、前記ストライプ側面上
の被膜から前記半導体基板内に不純物を拡散させ、ビッ
ト線を形成する工程とを含むマスクＲＯＭの製造方法。 - 【請求項２】 請求項１記載のマスクＲＯＭの製造方
法であって、前記ストライプは酸化物で形成され、前記
被膜は不純物を含んだ酸化膜で形成され、さらに、拡散
後、前記ストライプと前記側面上の被膜とを同時に除去
する工程を含むマスクＲＯＭの製造方法。 - 【請求項３】 請求項１ないし２記載のマスクＲＯＭ
の製造方法であって、前記異方性エッチング後のストラ
イプ側面上の被膜はストライプの両側面上の被膜の間お
よび隣接するストライプの対向した側面上の被膜の間で
等間隔に配置されているマスクＲＯＭの製造方法。 - 【請求項４】 請求項１〜３のいずれかに記載のマス
クＲＯＭの製造方法において、ビット線を所定本数の組
に分け、各組内の隣接するビット線間にトランジスタを
配置し、組と組との間にはトランジスタを形成しないマ
スクＲＯＭの製造方法。 - 【請求項５】 複数のビット線（ＤＢＬｉ）間にマト
リクス状にトランジスタ（Ｑ）が接続され、ビット線と
交差する複数のワード線（ＷＬｉ）がトランジスタのゲ
ートに接続され、各トランジスタの閾値によって情報を
記憶するマスクＲＯＭにおいて、ビット線が複数本づつ
の組に分けられており、各組内の隣接するビット線間に
はトランジスタが配置されており、隣接する組間にはト
ランジスタが配置されていないマスクＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057422A JPH04291962A (ja) | 1991-03-20 | 1991-03-20 | マスクｒｏｍの製造方法とマスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057422A JPH04291962A (ja) | 1991-03-20 | 1991-03-20 | マスクｒｏｍの製造方法とマスクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291962A true JPH04291962A (ja) | 1992-10-16 |
Family
ID=13055217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057422A Withdrawn JPH04291962A (ja) | 1991-03-20 | 1991-03-20 | マスクｒｏｍの製造方法とマスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
-
1991
- 1991-03-20 JP JP3057422A patent/JPH04291962A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |