KR19990087642A - 메모리 셀 장치 및 그것의 제조 방법 - Google Patents

메모리 셀 장치 및 그것의 제조 방법 Download PDF

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KR19990087642A
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프란츠 호프만
요제프 빌러
볼프강 크라우트슈나이더
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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

메모리 셀로서 수직 MOS 트랜지스터를 포함하는 메모리 셀 장치에서, 정보는 트랜지스터의 다른 임계 전압에 의해 저장되고, 이것을 위하여, 도판트 지역은 채널 지역의 상부 지역에서 경사각 주입 또는 외부확산에 의해 정보 상태가 형성된다. 채널 지역의 하부 지역은 마스킹 스페이서 에칭에 의해 형성된 에칭 나머지(9')에 의해 커버된다. 상기 장치는 2F2(F: 최소 구조 크기)의 각각의 메모리 셀에 대해 요구된 영역으로 형성될 수 있다.

Description

메모리 셀 장치 및 그것의 제조 방법
예를들어 DP 응용을 위한 또는 음악 또는 이미지의 디지털 저장을 위한 대량의 데이터를 저장하기 위하여, 예를들어 하드 디스크 메모리, 플로피 디스크 또는 콤팩트 디스크같은 기계적으로 이동되는 부분을 가지는 메모리 시스템이 현재 주로 사용된다. 이동 부분은 기계적인 마손에 영향을 받는다. 게다가, 상기 이동 부분은 비교적 큰 체적을 요구하고 느린 데이터 액세스만을 허용한다. 게다가, 상기 이동 부분이 진동 및 위치에 민감하고 동작을 위하여 비교적 높은 전력을 소비하기 때문에, 이들 메모리 시스템은 제한된 범위에 대해서만 차량 시스템에 사용될 수 있다.
비교적 작은 양의 데이터를 저장하기 위한 반도체 바탕 판독 전용 메모리가 공지되었다. 이들 메모리는 MOS 트랜지스터가 메모리 셀로서 사용되는 평면 집적 실리콘 회로로서 이루어진다. 트랜지스터는 워드 라인에 접속된 게이트 전극을 통하여 선택된다. MOS 트랜지스터의 입력은 기준 라인에 접속되고 출력은 비트 라인에 접속된다. 판독 동작 동안, 전류가 트랜지스터를 통하여 흐르는지 흐르지 않는지가 평가된다. 논리 값 0 및 1은 대응하여 할당된다. 0 및 1의 저장은 MOS 트랜지스터가 형성되지 않거나 "트랜지스터를 통한 전류 흐름이 없는" 상태에 할당된 논리 값이 저장되는 메모리 셀에서 비트 라인에 대한 전도 접속이 이루어지 않는 기술적 측면에서 달성된다. 선택적으로 채널 지역에서 다른 도판트 농도로 인해 다른 임계 전압을 가지는 MOS 트랜지스터는 두 개의 논리값으로 실현될 수 있다.
이들 반도체 바탕 메모리는 저장된 정보에 임의의 액세스를 허용한다. 정보를 판독하기 위하여 요구된 전력은 기계적으로 이동되는 부분을 가지는 상기된 메모리 시스템의 경우보다 명백히 작다. 이동되는 부분이 요구되지 않기 때문에, 기계적 마손 및 진동에 대한 민감성은 여기서 더 이상 문제가 되지 않는다. 그러므로 반도체 바탕 메모리는 차량 시스템에 대하여 사용될 수 있다.
일반적으로 기술된 반도체 메모리는 평면 구조를 가진다. 그래서 최소 영역이 각각의 메모리 셀에 대하여 요구되고 가장 바람직한 경우는 4F2이고, 상기 F는 각각의 기술로 생산될 수 있는 가장 작은 크기의 구조이다.
메모리 셀이 MOS 트랜지스터를 포함하는 판독 전용 메모리 셀은 DE 42 14 923 A1에 개시된다. 이들 MOS 트랜지스터는 소스 지역이 트렌치의 하부와 인접하고, 드레인 지역이 기판의 표면과 인접하고 채널 지역이 기판의 표면에 대해 수직이고 기판의 표면에 대해 평행한 트렌치의 측면 및 하부에 인접하는 방식으로 트렌치를 따라 배열된다. 채널 지역의 표면은 게이트 유전체가 제공된다. 게이트 전극은 측면 커버링(스페이서)로서 설계된다. 논리 값 0 및 1은 채널 주입에 의해 달성되는 다른 임계 전압에 의해 구별되어진다. 채널 주입동안, 주입 이온은 주입이 반대 측면의 쉐이딩(shading) 효과로 인해 한측면을 따라서만 이루어지도록 하는 각으로 각각의 트렌치 표면상에 충돌한다. 이런 메모리 셀 장치에서, 워드 라인은 트렌치의 측면을 따라 스페이서로서 연장한다.
JP-A 4-226071는 다른 메모리 셀 장치를 개시하고, 상기 장치는 메모리 셀로서 트렌치의 측면상에 배열된 수직 MOS 트랜지스터를 포함한다. 이런 경우, 수직 MOS 트랜지스터의 소스/드레인 지역을 형성하는 확산 지역은 트렌치 하부상 및 인접 트렌치들 사이에서 연장한다. 수직 MOS 트랜지스터의 게이트 전극을 포함하는 워드 라인은 트렌치에 대해 수직으로 연장한다. 수직 MOS 트랜지스터의 임계 전압은 각을 가진 주입에 의해 세팅된다.
US-A 4 663 644는 메모리 셀이 수직 MOS 트랜지스터를 포함하는 메모리 셀 장치를 개시한다. 이들 수직 MOS 트랜지스터는 각각 트렌치 측면상에 배열된다. 각각 수직 MOS 트랜지스터의 게이트 전극을 포함하는 워드 라인은 트렌치에 배열된다. 2개의 워드 라인은 각각의 트렌치에 배열된다. 비트 라인은 기판의 표면상 전도체 트랙으로서 실현된다. 비트 라인 및 기판의 표면에 인접한 각각의 소스/드레인 지역 사이의 접촉은 접촉 홀을 통하여 이루어진다. 트렌치의 하부에 인접한 소스/드레인 지역은 연속적인 도핑 층으로서 실현되고 기준 전위에 놓인다. 이런 메모리 셀 장치에서, 정보는 다른 레벨을 가지는 MOS 트랜지스터의 임계 전압 형태로 저장된다. 다른 임계 전압은 MOS 트랜지스터의 채널 지역에서 다른 도판트 농도에 의해 실현된다. 채널 지역에 증가된 도판트 농도를 형성하기 위하여, 도핑된 층은 증착되고 증가된 도판트 농도가 형성될 측면이 구조화된 도판트 층에 의해 커버되도록 구조화된다. 증가된 도판트 농도를 가지는 채널 지역은 구조화된 도판트 층의 외부확산에 의해 형성된다.
본 발명은 메모리 셀 장치 및 그것의 제조 방법에 관한 것이다.
도 1은 제 1 전도 형태에 의해 도핑된 트러프(trough)를 가지는 기판을 도시한 도.
도 2는 스트립형 트렌치의 에칭후 기판을 도시한 도.
도 3은 트렌치의 하부상 및 메인 영역상 인접 트렌치 사이에 스트립형 도핑 지역의 형성후 기판을 도시한 도.
도 4는 마스크층의 적용 및 마스크의 형성후 기판을 도시한 도.
도 5는 마스크층의 구조화후 기판을 도시한 도.
도 6은 도핑된 층의 적용후 기판을 도시한 도.
도 7은 트렌치의 측면에 도판트 지역의 형성후 및 트렌치에 대해 횡으로 연장하는 워드 라인의 형성후 기판을 도시한 도.
도 8은 워드 라인의 형성후 기판의 평면도를 도시한 도.
따라서, 본 발명의 목적은 증가된 저장 밀도가 달성되고 보다 적은 생산 단계 및 높은 양산율로 제조될 수 있는 반도체 바탕 메모리 셀 장치를 제공하는 것이다. 본 발명의 다른 목적은 상기 메모리 셀 장치를 제조하기 위한 방법을 제공하는 것이다.
본 발명에 따라, 상기와 같은 목적은 청구범위 제 1 항에 따른 메모리 셀 장치 및 청구범위 제 3 항에 따른 제조 방법에 따라 달성된다. 게다가 본 발명의 개선 사항은 종속항에 기재된다.
본 발명에 따른 메모리 셀 장치에서, 메인 영역에 대해 수직인 MOS 트랜지스터를 포함하는 메모리 셀은 기판에 제공된다. 단결정 실리콘 또는 SOI 기판의 실리콘 층으로 만들어진 기판은 바람직하게 기판으로서 사용된다. 수직 MOS 트랜지스터는 저장된 정보에 따라 다른 임계 전압을 가진다.
정보를 판독하기 위하여, MOS 트랜지스터는 보다 작은 임계 전압에서 도전되고 보다 높은 임계 전압에서 도전되지 않는 전압 레벨에서 구동된다.
반드시 평행하게 연장하는 스트립형 트렌치는 기판에 제공된다. 제 1 전도 형태와 반대의 제 2 전도 형태로 도핑된 스트립형 도핑 지역은 트렌치 하부상 및 인접 트렌치들 사이의 메인 영역상에 배열된다. 게이트 유전체는 각각 트렌치의 측면에 배열된다. 워드 라인은 트렌치에 대해 횡으로 연장하고 트렌치의 측면 지역의 수직 MOS 트랜지스터에 대한 게이트 전극을 포함하도록 제공된다. 수직 MOS 트랜지스터는 하나의 트렌치중 동일 측면에 인접하고 소스/드레인 지역으로 작용하는 두 개의 스트립형 도핑 지역, 상기 지역 사이에 배치된 트렌치 측면, 게이트 유전체 및 위에 배치된 워드 라인중 한 부분에 의해 형성된다. 스트립형 도핑 지역은 메모리 셀 장치의 동작동안 비트 또는 기준 라인으로서 사용된다.
다른 임계 전압을 만들기 위하여, 소정 정보 아이템이 저장된 메모리 셀은 트렌치 측면의 상부 지역에 도판트 지역을 가지며, 메인 영역에 수직인 상기 도판트 지역은 트렌치의 깊이보다 작다. 도판트 지역은 채널 지역과 같은 전도성으로 바람직하게 도핑되지만, 증가된 도판트 농도를 가진다. 임계 전압은 이런 경우 상승한다.
상기 도판트 지역을 반대 전도 형태로 도핑되고, 이 경우 임계 전압은 감소한다.
본 발명은 MOS 트랜지스터의 임계 전압이 채널 지역에서 국부적으로 비균일한 도판트 농도에 의해 세팅될수있다는 것을 이용한다. 그러므로 도판트 지역 부분 및 연관된 워드 라인에 관련한 정확한 정렬은 중요하지 않다.
만약 메모리 셀 장치가 다중 값 논리 장치 측면에서 사용되면, 수직 MOS 트랜지서터는 본 발명의 범위내에서 2개 이상의 다른 임계 전압을 가진다. 이런 경우, 도판트지역은 측면에 다른 도판트 농도로 실현된다.
인접 트렌치 사이의 간격은 트렌치 폭과 반드시 같도록 선택된다. 인접 워드 라인 사이의 간격은 워드 라인의 폭과 같도록 선택된다. 만약 트렌치 폭 및 워드 라인의 폭이 각각의 기술에서 최소 구조 폭(F)와 대응하도록 선택되면, 이것은 메모리 셀에 대하여 2F2의 공간을 만든다. 만약 F=0.4㎛의 최소 구조 폭이 기본으로 사용되면, 약 3.1 비트/㎛2의 저장 밀도는 메모리 셀 장치에서 달성된다.
본 발명에 따른 메모리 셀 장치를 제조하기 위하여, 반드시 평행하게 연장하는 스트립형 트렌치는 바람직하게 기판의 메인 영역에 형성된다. 제 1 전도 형태와 반대의 제 2 전도 형태로 도핑된 스트립형 도핑 지역은 트렌치의 하부 및 인접 트렌치들 사이의 메인 영역상에 형성된다. 반드시 등각의 에지 커버링을 가지는 마스크층은 추후에 제공된다. 포토레지스트로 만들어지고 개구부를 가지는 마스크는 마스크층상에 형성된다. 마스크층은 메인 영역 및 트렌치의 하부 표면이 개구부의 지역에서 노출되도록 마스크를 사용하여 구조화된다. 다른 한편, 개구부 지역의 트렌치 측면은 단지 부분적으로 노출되고, 그 결과 마스크 층의 나머지는 트렌치의 하부 지역에서 이들 측면상에 남는다.
도판트 지역은 노출된 측면 부분에 추후에 형성된다. 구조화된 마스크 층의 제거후, 게이트 유전체는 트렌치의 측면상에 형성된다. 마지막으로 트렌치에 관련하여 횡으로 연장하는 워드 라인이 형성된다.
트렌치는 트렌치 마스크를 사용하는 이방성 에칭에 의해 바람직하게 형성된다.
트렌치 하부상 및 인접 트렌치 사이의 메인 영역상 스트립형 도핑 지역은 트렌치 형성후 및 트렌치 마스크의 제거후 주입에 의해 바람직하게 생산된다. 이런 경우 주입전에 스페이서를 가지는 트렌치의 측면을 제공하는 것이 바람직하고, 상기 스페이서는 주입동안 마스킹 작용을 한다. 이들 스페이서는 추후에 제거된다. 트렌치 및 스트립형 도핑 지역의 형성은 하나의 마스크만 요구한다.
선택적으로 스트립형 도핑 지역이 메인 영역상에 도핑 지역을 형성함으로써 제조되고, 상기 도핑 지역은 트렌치의 형성전에 전체 메모리 셀 필드를 커버한다. 트렌치가 개방될 때, 이런 도핑 지역은 메인 영역상에서 스트립형 도핑 지역으로 분할된다. 트렌치 하부상 스트립형 도핑 지역은 트렌치가 개방된후 이온 주입에 의해 제조된다. 트렌치 마스크를 사용할 때, 주입동안 메인 영역상 마스크로서 트렌치 마스크를 남기는 것이 바람직하다.
마스크층은 바람직하게 이방성 에칭에 의해 바람직하게 구조화된다. 그러나, 마스크 층은 결합된 등방성 및 이방성 에칭에 의해 구조화된다. 에칭은 기판에 관련하여 선택적으로 발생한다.
본 발명에 따른 방법에서, 메인 영역 및 트렌치의 하부는 실제적으로 개구부의 지역에서 노출된다. 그러나, 마스크층의 나머지가 트렌치의 측면상에 남기 때문에, 노출된 메인 영역 및 노출된 트렌치 하부상에 대해 에칭의 제한된 선택성으로 인해 피할 수 없는 에칭 공격이 감소된다.
임계 전압이 채널 지역의 도판트 농도에만 의존하기 때문에, 도판트 지역의 정확한 깊이 및 게이트 전극의 배열에 관련한 추후의 측면 정렬은 중요하지 않다.
도판트 지역은 바람직하게 노출된 측면 부분에 경사각 주입에 의해 바람직하게 형성된다. 주입은 바람직하게 메인 영역의 수직에 대해 20° 및 30°사이 범위의 각으로 수행된다. 이런 형태의 입사 각도는 채널링 효과를 피하기 위하여 많은 주입 장치에서 표준으로서 제공된다.
선택적으로 도판트 지역은 도핑 층의 외부확산에 의해 생산된다. 도핑된 층은 구조화된 마스크층상 전체 영역에 걸쳐 적용된다. 도핑된 층은 도핑된 유리, 도핑된 폴리실리콘 또는 도핑된 비결정질 실리콘으로 형성된다. 도핑된 유리의 사용은 도핑된 층이 기판에 관련하여 선택적으로 제거되는 장점을 가진다.
본 발명에 따른 방법에 마스크 층의 도입은 다음과 같은 장점을 유도한다 :
- 단지 하나의 마스크가 메모리 셀 장치를 프로그래밍하기 위하여 요구된다. 이것과 비교하여, DE 42 14 923 A1 및 JP-A 4-22 60 71에 개시된 메모리 셀 장치는 프로그래밍하기 위하여 각각 두 개의 마스크를 요구한다.
- 마스크층의 구조화후, 구조화하는데 사용된 마스크는 다음 주입동안 마스크에 의한 쉐이딩을 방지하기 위하여 제거될 수 있다. 결과적으로, 본 발명에 따른 방법은 DE 42 14 923 A1에 개시된 메모리 셀 장치보다 명백하게 작은 트렌치 폭에 사용될 수 있다.
-만약 마스크 층을 구조화하기 위한 마스크는 포토레지스트로 형성된다면, 포토레지스트는 프로그래밍하기 위하여 노출동안 트렌치 바로 밑의 하부까지 완전히 노출되지 않는다. < 0.5 ㎛의 포커스 깊이를 가지는 현대의 노출 스테퍼(stepper)는 본 발명에 따른 방법에 사용될 수 있다. 트렌치 하부에서 마스크 층을 제거하는 것이 절대적으로 필요하지 않기 때문에, 노출된 포토레지스트는 본 발명에 따른 방법에서 트렌치 하부상에 남는다. 이것은 트렌치의 전체 지질 구조상에 임의의 노출 문제를 방지한다.
- 도판트 지역이 도핑된 층의 외부확산에 의해 형성될 때, US-A 4 663 644에 개시된 방법과 비교하여 추후에 구조화 되지 않는다. 이것은 트렌치 지질 구조상에 구조화동안 발생하는 어떤 문제를 방지한다.
본 발명은 실시예와 도면을 참조하여 하기에 상세히 설명된다.
도면은 비례적으로 도시되지 않았다.
예를들어 5×1015cm-3의 도판트 농도를 가지는 p 도핑된 단결정 실리콘으로 만들어진 기판(1)에서, 2×1017cm-3의 도판트 농도를 가지는 p 도핑 트러프(3)는 주입 및 추후 열처리(도 1에 도시함)에 의해 메인 영역(2)에 형성된다. p 도핑 트러프(3)의 주입동안, 예를들어 50 ㎚(도시되지 않음)의 두께를 가지는 스크린 산화물(주입동안 기판 표면을 보호하기 위한 얇은 산화물)이 이용되고, 상기 산화물은 추후 180 kev, 7×1012cm-2의 p 도핑 트러프(3)의 운용후 다시 제거된다. p 도핑 트러프(3)는 최소한 셀 필드에 대한 지역상으로 연장한다.
SiO2층은 예를들어 TEOS 방법을 사용하여 예를들어 300 ㎚의 층 두께로 메인 영역(2)상에 증착된다. SiO2층은 포토리소그래픽 처리 단계의 도움으로 구조화되고, 트렌치 마스크(4)가 형성된다. 트렌치 마스크(4)는 필수적으로 평행하게 연장하는 스트립형 개구부를 가진다. 트렌치 마스크(4)의 스트립형 개구부는 예를들어 0.4㎛의 폭, 125㎛의 길이 및 0.4㎛의 간격을 가진다.
트렌치(5)는 에칭 마스크로서 트렌치 마스크(4)를 사용하는 동안, 예를들어 HBr, He, O2, NF3를 사용하는 이방성 에칭 처리로 기판(1)의 메인 영역(2)쪽으로 에칭된다. 트렌치(5)는 메인 영역(2)에 평행한 트렌치 마스크(4)의 개구부에 대응하는 스트립형 단면을 가진다. 상기 트렌치는 예를들어 0.4㎛의 폭, 125㎛의 길이 및 0.4㎛의 간격을 가진다. 트렌치의 깊이는 예를들어 0.6㎛이다(도 2에 도시함). 32개의 평행한 트렌치(5)가 형성된다.
트렌치 마스크(4)는 예를들어 HF 딥(dip) 공정을 사용하여 추후에 제거된다. 결정 표면의 질을 개선하기 위하여, SiO2층(6)(소위 희생 산화물)은 예를들어 20 ㎚의 두께까지 열적 산화에 의해 형성된다(도 3에 도시함). SiO2스페이서(7)는 TEOS 방법을 사용하여 예를들어 60㎚의 층 두께로 SiO2층을 등각 증착하고 추후에 CHF3, O2를 사용하여 이방성 건식 에칭함으로써 트렌치(5)의 수직 측면상에 형성된다(도 3에 도시함). 얇은 스크린 산화물은 TEOS 방법(도시되지 않음)을 사용하여 추후에 증착된다. n+도핑된, 스트립형 지역(8)은 5×1015cm-2의 양의 As와 80 keV의 에너지를 사용하여 메인 영역(2)에 수직 주입후 도판트 활성화를 위한 추후 열 처리 단계에 의해 트렌치(5)의 하부상 및 인접 트렌치들(5) 사이의 메인 영역(2)상에 형성된다. 예를들어 1021cm-3의 도판트 농도는 스트립형 도핑 지역(8)에 설정된다. SiO2층(6)은 주입 동안 스크린 산화물로서 작용한다.
SiO2스페이서(7) 및 SiO2층(6)은 HF 딥 공정을 사용하는 습식 화학 에칭에 의해 추후에 제거된다. 필수적으로 등각 에지 커버링을 가지는 SiO2의 마스크층(9)은 TEOS 방법을 사용하여 증착된다. 마스크층(9)은 60 내지 80㎚의 층 두께로 증착된다(도 4에 도시함).
예를들어 포토레지스트로 만들어진 마스크(10)는 포토리소그래픽 처리 단계를 사용하여 추후에 형성된다. 마스크(10)는 셀 필드에 개구부(11)를 가진다. 메모리 셀 장치 주변에 형성된 셀 필드 외부 지역은 마스크(10)에 의해 커버된다. 개구부(11)는 그것들이 트렌치(5)의 적어도 한측면상에서 각각 겹치도록 정렬된다. 각각의 경우 메인 영역(2)에 평행한 개구부(11)의 크기는 트렌치(5)의 폭과 같다. 보다 큰 개구부(11)는 인접 개구부와 부합함으로써 달성된다. 마스크(10)는 개구부(11)가 트렌치(5)의 측면상에 겹치도록 배열되는 방식으로 정렬된다. 만약 트렌치(5)가 각각의 기술로 형성될 수 있는 최소의 구조 크기(F)에 대응하는 폭, 예를들어 0.4㎛로 형성되면, 개구부(11)는 최소 크기(F×F)의 최소 크기를 가진다. 마스크(10)를 정렬할 때, 정렬 정밀도는 각각의 기술로 형성될 수 있는 가장 작은 구조의 크기(F)보다 크다는 사링이 이용된다. 0.4㎛ 기술에서, 정렬 정밀도는 예를들어 F/2 내지 F/3이다.
마스크 층(9)은 예를들어 HBr, Cl2, He를 사용하는 이방성 에칭 방법을 사용하여 구조화된다. 마스크(10)는 이런 경우 에칭 마스크로서 작용한다. 이런 처리에서, 에칭 나머지(9')는 개구부(11) 지역의 트렌치 측면상에 남는다. 개구부(11) 지역에서, 실리콘 표면은 트렌치(5)의 하부 및 인접 트렌치(5) 사이 메인 영역(2)상이 노출된다. 다른 한편, 마스크(10) 아래의 마스크층(9)은 공격받지 않는다.
비록 마스크층(9)이 실리콘에 관련하여 선택적인 에칭 방법을 사용하여 구조화될지라도, 제한된 선택성으로 인해 실리콘으로 만들어진 노출 표면상에 에칭 공격이 있다. 에칭 나머지 부분(9')이 트렌치(5)의 측면상에 남기 때문에 제한된 선택성으로 인해 피할 수 없는 노출된 실리콘 표면상에 대한 에칭 공격은 감소된다.
에칭 나머지(9')의 높이는 메인 영역(2)상에 배열된 스트립형 도핑 지역(8)의 깊이보다 작다. 에칭 나머지(9')의 높이는 예를들어 300 ㎚이다. 에칭 나머지(9')의 정확한 높이는 트렌치 벽에 인접한 스트립형 도핑 지역(8) 아래 트렌치 벽 부분이 노출되는한 여기서 중요하지 않다.
마스크(10)에 의해 노출되고 트렌치(5)의 하부상에 있는 마스크층(9) 부분은 마스크층(9)의 구조화동안 제거된다. 마스크(10)가 포토레지스터로 형성될 때 포토레지스트가 트렌치(5)의 하부 바로 아래를 완전히 노출하지 않는 경우, 마스크 층(9)은 트렌치(5)의 하부에서 노출되지 않은 포토레지스트에 의해 커버된다. 이런 경우, 마스크층(9)은 트렌치(5)의 하부에서 이방성 에칭 동안 공격받지 않고 트렌치(5)의 하부는 마스크층(9)에 의해 커버된다. 이것은 본 발명에 따른 방법의 추가 과정에서 중요하지 않다. 마스크(10)는 마스크층(9, 9')의 구조화후에 제거된다(도 5에 도시함).
얇은 스크린 산화물(대략 10㎚)은 TEOS 방법을 사용하여 추후에 증착된다(도시되지 않음).
두 개의 경사각 주입은 1013cm-2내지 5×1013cm-2양의 붕소 및 60 keV의 에너지를 사용하여 추후에 수행된다. 이런 경우, 메인 영역(2)의 수직에 대한 입사각은 20° 내지 30° 및 -20°내지 -30°이다. 도판트 지역(12)은 에칭 나머지(9')의 트렌치(5)의 노출된 측면에 형성된다(도 7에 도시함). 1017cm-3, 바람직하게 8×1017cm-3의 도판트 농도는 도판트 지역(12)에 설정된다. 스트립형 도핑 지역(8)의 도핑이 1021cm-3이기 때문에, 붕소의 주입은 이 지역에서 허용된다. 마스크(10)가 형성될 때 노출되지 않은 포토레지스트가 트렌치(5)의 하부상에 남겨지고, 트렌치(5)의 하부가 마스크 층(9)으로 커버되는 경우, 트렌치(5)의 하부상에 배열된 스트립형 도핑 지역(8)에 붕소를 주입하지 않는다. 트렌치(5)의 노출된 측면에 도판트 지역(12)의 형성은 이것에 의해 손상되지 않는다.
선택적으로, 트렌치(5)의 측면에서 도판트 지역(12)은 도핑된 층(13)의 외부확산에 의해 형성된다. 이것을 위하여, 마스크(10)는 제거되고 예를들어 붕소 실리케이트 유리로 만들어진 도핑된층(13)은 전체 영역에 걸쳐 50㎚의 층 두께로 증착된다(도 6에 도시함). 도판트 지역(12)은 예를들어, 900°의 열 처리 단계에서 외부확산에 의해 형성된다. 도핑된 층(13)은 추후에 HF 딥 공정을 사용하여 제거된다.
구조화된 마스크층(9) 및 에칭 나머지(9')는 추후에 HF를 사용하는 습식 에칭에 의해 제거된다(도 7에 도시함). 게이트 유전체(14)는 예를들어 10㎚의 층 두께로 열적 산화에 의해 형성된다. n+도핑 폴리실리콘층은 추후에 400㎚의 층 두께로 전체 영역에 걸쳐 제공된다. 이것은 바람직하게 폴리실리콘의 인 시튜(in situ) 도핑 증착에 의해 행해진다. 선택적으로, 폴리실리콘층은 도핑되지 않은 형태로 증착되고 추후에 POCL 층으로 코팅함으로써 도핑된다(PCl3에 대한 POCL 스탠드: 인 염화물 가스). 도핑된 폴리실리콘 층은 포토리소그래픽 처리 단계의 도움으로 이방성 에칭에 의해 구조화된다. 이것은 트렌치(5)에 관련하여 횡으로 연장하는 워드 라인(15)을 형성한다(도 7 및 도 8에 도시함). 워드 라인(15)은 예를들어 F=0.4㎛의 폭을 가진다. 인접 워드 라인(15) 사이의 간격은 F와 같다.
수직 MOS 트랜지스터는 하나의 트렌치(5)중 동일 측면상에 인접한 두 개의 스트립형 도핑 지역(8), 및 채널 지역으로서 상기 스트립형 도핑 지역 사이에 배열된 트러프(3) 부분, 게이트 유전체(14) 및 워드 라인(15)중 하나의 인접 부분에 의해 형성된다. 스트립형 트렌치(5)의 경로에 평행한 수직 MOS 트랜지스터의 범위는 워드 라인(15)의 폭만큼 제공된다. 트렌치중 하나의 한측면을 따라 인접한 MOS 트랜지스터는 인접한 워드 라인(15) 사이의 간격만큼 서로 분리된다. 스트립형 도핑 지역(8)은 각각 전체 셀 필드에 결쳐 연장한다. 상기 지역은 상호접속에 따라 비트 라인 또는 기준 라인으로서 사용되고 트렌치를 따라 인접한 MOS 트랜지스터의 소스/드레인 지역을 상호접속하는 라인을 형성한다.
도판트 지역(12)이 각각의 트렌치(5) 측면에 배열되는지 아닌지에 따라, 수직 MOS 트랜지스터는 증가된 임계 전압을 가지거나 가지지 않는다. 메모리 셀 장치에 저장된 정보는 도판트 지역(12)의 존재 또는 부재 상태로 저장된다. 그러므로 메모리 셀 장치는 마스크 층(9)의 구조화동안 프로그램된다. 정보는 마스크(10)의 개구부(11) 장치를 통하여 메모리 셀 장치로 전달된다.
메모리 셀을 판독하기 위하여, 스트립형 도핑 지역(8)은 비트 또는 기준 라인으로서 사용된다. 평가될 메모리 셀은 워드 라인을 통하여 선택된다. 워드 라인은 전압 레벨이 채널 지역에서 도판트 지역(12)을 가지는 MOS 트랜지스터의 임계 전압 및 채널 지역에서 도판트 지역(12)을 가지지 않는 MOS 트랜지스터의 전압 사이에 놓이는 제어 신호를 메모리 셀에 제공한다. 이런 제어 신호의 존재시, 채널 지역에 도판트 지역(12)을 가지지 않는 MOS 트랜지스터는 스위치 온되고, 반면 채널 지역에서 도판트 지역(12)을 가지며, 증가된 임계 전압을 가지는 MOS 트랜지스터는 스위치 오프된채로 남는다. 판독 동안, 전류가 연관된 스트립형 도핑 지역(8) 사이에서 흐르는지 아닌지가 평가된다.
도 8은 메모리 셀 장치의 평면도이다. 트렌치(5)에 관련하여 횡으로 연장하는 워드 라인(15)의 경로가 도시된다. 또한 트렌치(5)의 하부 및 인접 트렌치(5) 사이로 연장하는 스트립형 도핑 지역(8)이 도시된다. 트렌치 측면의 도판트 지역(12)은 점선으로 도시된다.
각각의 메모리 셀은 스트립형 트렌치(5)의 경로에 평행한 2F의 범위 및 스트립형 트렌치(5)의 경로에 수직인 F의 범위를 가지는 수직 MOS 트랜지스터를 포함한다. 각각의 메모리 셀에 대한 공간 요구는 2F2이다.
메모리 셀 장치의 생산은 중간 유전체의 증착, 접촉 홀의 개구부 및 금속화층의 제조에 의해 마무리된다(도시되지 않음)

Claims (8)

  1. 메모리 셀 장치에 있어서,
    상기 메모리 셀은 메인 영역(2)의 지역에 제 1 전도 형태로 도핑된 반도체 재료를 포함하는 기판(1)에 제공되고, 상기 메인 영역에 대해 수직인 MOS 트랜지스터를 각각 포함하고,
    상기 수직 MOS 트랜지스터는 저장된 정보에 따라 다른 임계 전압을 가지며,
    필수적으로 평행하게 연장하는 스트립형 트렌치들(5)은 기판(1)에 제공되고,
    제 1 전도 형태와 반대의 제 2 전도 형태로 도핑된 스트립형 도핑 지역(8)은 트렌치(5)의 하부 및 인접 트렌치(5) 사이의 메인 영역(2)상에 배열되고,
    게이트 유전체(14)는 트렌치(5)의 측면상에 배열되고,
    워드 라인(15)은 트렌치(5)에 대해 횡으로 연장하도록 제공되고,
    상기 수직 MOS 트랜지스터는 하나의 트렌치(5)중 동일 측면에 인접한 2개의 스트립형 도핑 지역(8), 상기 스트립형 도핑 지역 사이에 배열된 트렌치 측면, 게이트 유전체(14) 및 워드 라인(15)중 하나에 의해 형성되고,
    소정 정보 아이템이 저장된 메모리 셀은 트렌치(5)의 측면 상부 지역에 도판트 지역(12)을 가지며, 메인 영역(2)에 수직인 상기 도판트 지역(12)의 범위는 트렌치(5)의 깊이보다 작은 것을 특징으로 하는 메모리 셀 장치.
  2. 제 1 항에 있어서, 상기 인접 트렌치(5) 사이의 간격은 트렌치(5)의 폭과 같고,
    상기 인접 워드 라인(15) 사이의 간격은 워드 라인(15)의 폭과 같은 것을 특징으로 하는 메모리 셀 장치.
  3. 메모리 셀 장치를 제조하는 방법에 있어서,
    필수적으로 평행하게 연장하는 스트립형 트렌치(5)는 메인 영역(2)의 지역에, 제 1 전도 형태로 도핑된 반도체 재료를 포함하는 기판(1)의 메인 영역(2)에 형성되고,
    제 1 전도 형태와 반대의 제 2 전도 형태로 도핑된 스트립형 도핑 지역(8)은 트렌치(5)의 하부 및 인접 트렌치(5) 사이의 메인 영역(2)상에 형성되고,
    필수적으로 등각 에지 커버링을 가지는 마스크층(9)은 제공되고,
    개구부(11)를 가지는 마스크(10)는 마스크 층(9)상에 형성되고,
    상기 마스크층(9)은 트렌치(5)의 측면이 개구부(11)의 지역에서 부분적으로 노출되어, 마스크층(9')의 나머지가 이들 측면상에 남는 방식으로 마스크(10)를 사용하여 이방성 에칭에 의해 구조화되고,
    도판트 지역(12)은 노출된 측면 부분에 형성되고,
    게이트 유전체(14)는 구조화된 마스크 층(9, 9')의 제거후 트렌치(5)의 측면상에 형성되고,
    워드 라인(15)은 트렌치에 대해 횡으로 연장하도록 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  4. 제 3 항에 있어서, 노출된 측면 부분의 상기 도판트 지역(12)은 경사각 주입에 의해 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 주입은 메인 영역(2)의 수직에 대해 20° 및 30°및/또는 -20° 및 -30°사이 범위의 입사각으로 수행되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  6. 제 3 항에 있어서, 상기 도핑된 층(13)은 노출된 측면 부분에 도판트 지역(12)을 형성하기 위하여 제공되고, 도판트는 열 처리 단계에서 상기 도핑된 층에서 밖으로 확산되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 도핑된 층(13)은 도핑된 유리, 도핑된 폴리실리콘 또는 도핑된 비결정질 실리콘으로 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  8. 제 3 항 내지 제 7 항중 어느 한 항에 있어서, 상기 트렌치(5)는 형성되고 트렌치(5)의 측면은 스페이서(7)가 제공되고,
    상기 스트립형 도핑 지역(8)은 주입에 의해 형성되고 트렌치(5)의 측면상 스페이서(7)는 마스킹 작용을 하고,
    상기 스페이서(7)는 스트립형 도핑 지역(8)의 형성후 제거되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
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