JP2000506315A - メモリセル装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 メモリセルとして縦型ＭＯＳトランジスタを含むメモリセル装置では情報はトランジスタの種々のしきい値電圧に相応して格納される。それにはチャネル領域の上方範囲に角度をつけた注入又は拡散により情報の状態に応じてドーパント領域を形成する。その際チャネル領域の下方範囲を、マスクされたスペーサのエッチングにより形成されるエッチング残分（９’）により覆う。この装置はメモリセル当たり２Ｆ²（Ｆは最小の構造寸法）の所要面積に形成することができる。

Description

【発明の詳細な説明】 メモリセル装置及びその製造方法 例えばＤＶ用に又は音楽又は画像のディジタル記憶のために大量のデータを格 納するために、今日主として例えばハードディスク、フロッピーティスク又はコ ンパクトディスクのような機械的に作動される部分を有するメモリ装置が使用さ れる。作動部分は機械的摩耗を蒙る。更にこのメモリ装置は比較的多くの容積を 必要とし、また緩慢にデータアクセスできるに過ぎない。更にこの装置は振動及 び姿勢に敏感であり、その操作には比較的大きなエネルギーの消費を伴うので、 モバイルシステムでの使用はごく限られている。 比較的少量のデータの格納には半導体ベースの固定値メモリが公知である。固 定値メモリはメモリセルとしてＭＯＳトランジスタが使用されるプレーナ型に集 積されたシリコン回路としてしばしば実現されている。トランジスタはワード線 と接続されているゲート電極を介して選択される。ＭＯＳトランジスタの入力部 は参照線と接続され、出力部はビット線と接続されている。読出し過程時に電流 がトランジスタを流れるか否かが評価される。それに応じて論理値ゼロ及び１が 割り当てられる。技術的にはゼロ及び１の格納は、“電流がトランジスタを流れ ない”状態に割り当てられた論理値が格納されているメモリセル内にＭＯＳトラ ンジスタを形成しないか又はビット線への導電接続を形成しないようにして行わ れる。或いはこの両論理値用に、チャネル領域内の種々のドーパント濃度に応じ て種々のしきい値電圧を有するＭＯＳトランジスタを形成してもよい。 これらの半導体ベースのメモリは格納された情報にランダムアクセスすること を可能にする。情報の読出しに必要な電力は機械的作動部分を有する上記のメモ リ装置に比べて明らかに少ない。この場合可動部を必要としないことから機械的 摩耗及び振動に対する感度も問題とならない。従って半導体ベースのメモリはモ バイルシステムにも使用することができる。 上記のシリコンメモリは多くの場合プレーナ型の構造を有する。従ってメモリ セル当たり最も有利な場合でも４Ｆ²（Ｆとはその時の技術で最小に形成可能の 構造寸法）の最小所要面積を必要とする。 ドイツ連邦共和国特許出願公開第４２１４９２３号明細書からメモリセルがＭ ＯＳトランジスタを含む固定値メモリセル装置が公知である。これらのＭＯＳト ランジスタはトレンチに沿って配設されているので、ソース領域はトレンチの底 面に接し、ドレイン領域は基板の表面に接し、またチャネル領域は基板の表面に 対して垂直に並びに基板の表面に対して並列にトレンチの側面及び底面に接して いる。チャネル領域の表面にはゲート誘電体が設けられている。ゲート電極は側 面被覆（スペーサ）として形成されている。論理値ゼロ及び１はチャネル注入に より生じる種々のしきい値電圧により区別される。チャネル注入の際に注入され るイオンは、対向する側面のシェーディング効果により確実に１つの側面に沿っ てのみ注入されるような角度で各トレンチの表面に衝突する。ワード線はこのメ モリセル装置ではスペーサとしてトレンチの側面に沿って延びている。 日本国特開平４−２２６０７１号明細書から、メモリセルとしてトレンチの側 面に配設された縦型ＭＯＳトランジスタを含む別のメモリセル装置が公知である 。この装置ではトレンチの底面及び隣接するトレンチ間にそれぞれ縦型ＭＯＳト ランジスタのソース／ドレイン領域を形成する拡散領域が延びている。 。縦型ＭＯＳトランジスタのゲート電極を含んでいるワード線はトレンチに対し 垂直方向に延びている。縦型ＭＯＳトランジスタのしきい値電圧は角度をつけた 注入により調整される。 米国特許第４６６３６４４号明細書からメモリセルとして縦型ＭＯＳトランジ スタを含むメモリセル装置が公知である。これらの縦型ＭＯＳトランジスタはそ れぞれトレンチの側面に配設されている。縦型ＭＯＳトランジスタのゲート電極 をそれぞれ含んでいるワード線はトレンチ内に配置されている。各トレンチ内に は２つのワード線が配設されている。ビット線は基板の表面上に導体路として形 成されている。ビット線と基板の表面に接している各ソース／ドレイン領域との 接触は接触孔を介して行われる。トレンチの底面に接するソース／ドレイン領域 は連続するドープ層として実現されており、基準電位に設定される。このメモリ セル装置内に情報はＭＯＳトランジスタの種々の大きさのしきい値電圧の形で格 納される。これらの種々のしきい値電圧はＭＯＳトランジスタのチャネル領域内 の種々のドーパント濃度により実現される。チャネル領域内のドーパント濃度を 高めるためにドープ層を析出及び構造化して、ドーパント濃度を高めるべき側面 を構造化されたドーパント層により覆われたままとする。構造化されたドーパン ト層からの拡散によりドーパント濃度を高めたチャネル領域が形成される。 本発明の課題は、メモリ密度を高め、僅かな製造工程及び高い収量で製造する ことのできる半導体ベースのメモリセル装置を提供することにある。更にこのよ うなメモリセル装置の製造方法を提供することにある。 この課題は本発明の請求項１に記載のメモリセル装置並びに請求項３に記載の その製造方法により解決される。本発明の実施態様は従属請求項から明らかであ る。 本発明によるメモリセル装置では基板内に主面に対し垂直なそれぞれ１つのＭ ＯＳトランジスタを含むメモリセルが設けられている。基板としては単結晶シリ コンからなる基板又はＳＯＩ基板のシリコン層を使用すると有利である。縦型Ｍ ＯＳトランジスタは格納された情報に応じて種々のしきい値電圧を有する。 情報の読出しのためにＭＯＳトランジスタは低いしきい値電圧では導通し、高 いしきい値電圧では導通しない電圧レベルで駆動される。 基板にはほぼ並列に延びる条片状のトレンチが設けられている。トレンチの底 面及び隣接するトレンチ間の主面には第１の導電形とは反対の第２の導電形にド ープされている条片状のドープ領域が配設されている。トレンチの側面にはそれ ぞれゲート誘電体が配設されている。トレンチに直交して延び、トレンチの側面 の範囲に縦型ＭＯＳトランジスタ用のゲート電極を含むワード線が設けられてい る。縦型ＭＯＳトランジスタはそれぞれ、１つのトレンチの同じ側面に隣接しソ ース／ドレイン領域の役目をする２つの条片状のドープ領域、その間に配設され たトレンチの側面、ゲート誘電体及びその上に配設されたワード線の一部から構 成される。条片状のドープ領域はメモリセル装置の作動中にビット線もしくは参 照線として使用される。 種々のしきい値電圧を形成するために所定の情報が格納されているメモリセル はトレンチの側面の上方範囲において、主面に対し垂直方向の延びがトレンチの 深さよりも短いドーパント領域を有する。ドーパント領域はチャネル領域と同じ 導電形でドーパント濃度を高めてドープされていると有利ある。この場合しきい 値電圧は上昇する。ドーパント領域はまた反対の導電形によりドープされていて もよく、その場合はしきい値電圧は低下する。 その際本発明は、ＭＯＳトランジスタのしきい値電圧がチャネル領域内の局部 的に不均質なドーパント濃度によっても調整可能であるという認識を利用する。 従ってドーパント領域の部分及びその付属ワード線に関する厳密な調整は問題と ならない。 このメモリセル装置を多値論理に従って使用すべき場合には、縦型ＭＯＳトラ ンジスタが３つ以上の異なるしきい値電圧を有することは本発明の枠内にある。 この場合異なるドーパント濃度を有するドーパント領域が側面に形成される。 隣接するトレンチの間隔はトレンチの幅とほぼ等しくなるように選択されると 有利である。隣接するワード線の間隔も同様にワード線の幅に等しく選択される 。トレンチの幅及びワード線の幅がその時の技術で最小の構造幅Ｆに相応して選 択されるならば、メモリセルに対し２Ｆ²の所要面積が生じる。Ｆ＝０．４μmの 最小構造幅を基本とする場合、メモリセル装置は約３．１ビット／μm²のメモリ 密度が達成される。 本発明によるメモリセル装置の製造には基板の主面内にほぼ並列に延びる条片 状のトレンチを形成すると有利である。トレンチの底面及び隣接するトレンチ間 の主面に第１の導電形とは反対の第２の導電形によりドープされた条片状のドー プ領域を形成する。引続きほぼ同形のエッジ被覆を有するマスク層を施す。この マスク層上に開口を有する例えばフォトレジストから成るマスクを形成する。マ スク層をマスクの使用下に構造化し、開口の範囲で主面及びトレンチの底面の表 面を露出するようにする。それに対して開口の範囲のトレンチの側面はこれらの トレンチの下方範囲の側面にマスク層の残りが残るように部分的にのみ露出され る。 引続き露出された側面部分にドーパント領域を形成する。構造化されたマスク 層を除去した後トレンチの側面にゲート誘電体を形成する。最後にトレンチに直 交して延びるワード線を形成する。 トレンチは異方性エッチングによりトレンチマスクを使用して形成すると有利 である。 トレンチの底面及び隣接するトレンチ間の主面の条片状のドープ領域をトレン チの形成及びトレンチマスクの除去後に注入により形成すると有利である。その 際注入を行う前にトレンチの側面に注入時にマスクの作用をするスペーサを設け ると有利である。これらのスペーサは引続き除去される。トレンチ及び条片状の ドープ領域の形成は１つのマスクを必要とするだけである。 或いは条片状のドープ領域を、トレンチを形成する前にメモリセルフィールド 全体を覆うドープ領域を主面に形成するようにして形成してもよい。トレンチを 形成する際にこのドープ領域は主面で条片状のドープ領域に分割される。トレン チの底面の条片状のドープ領域はトレンチの形成後イオン注入により形成される 。その際トレンチマスクを使用する場合これを注入時にマスクとして主面上に残 留させると有利である。 マスク層の構造化は異方性エッチングにより行うと有利である。しかしマスク 層の構造化は等方性エッチングと異方性エッチングを併用して行うこともできる 。このエッチングは基板に対し選択的に行われる。 本発明方法では主面及びトレンチの底面は開口の範囲で露出している。しかし トレンチの側面にはマスク層の一部が残っているので、露出している主面及びト レンチの露出している底面に対するエッチングの有限的選択性のために避けられ ないエッチング作用は低減される。 しきい値電圧がチャネル領域内のドーパント濃度のみに左右されるため、ドー パント領域の厳密な深さも、ゲート電極の配置に対するその側方の調整も問題と ならない。 ドーパント領域は露出している側面部分に角度をつけた注入により形成すると 有利である。この注入は主面の垂線に対し２０°〜３０°の範囲の傾斜角で行わ れると有利である。このような傾斜角はチャネリング効果を回避するために多く の注入設備において通常用いられている。 或いはドーパント領域はドープ層からの拡散により形成される。ドープ層は構 造化されたマスク層上に全面的に施される。ドープ層はドープされたガラス、ド ープされたポリシリコン又はドープされた非晶質シリコンから形成されると有利 である。ドープされたガラスの使用はこの場合ドープ層を基板に対し選択的に除 去できるという利点を有する。 本発明のプロセスにマスク層を採用することは以下に記載する利点をもたらす 。 メモリセル装置のプログラミングに１つのマスクだけを必要とする。それに対 してドイツ連邦共和国特許出願公開第４２１４９２３号明細書及び日本国特開平 ４−２２６０７１号明細書から公知のメモリセル装置ではそれぞれ２つのマスク をプログラミングに必要とする。 マスク層の構造化後、構造化に使用されたマスクをその後の注入時にマスクに よるシェーディングを回避するために除去することができる。従って本発明方法 はドイツ連邦共和国特許出願公開第４２１４９２３号明細書から公知のメモリセ ル装置におけるよりも明らかに小さいトレンチ幅でも適用することができる。 マスク層の構造化のためのマスクをフォトレジストから形成する場合には、こ のフォトレジストはプログラミングのための露光の際にトレンチの底面まで露光 する必要がなくなる。従って本発明方法では最近の＜０．５μmの焦点深度を有 する露光手段も使用することができる。トレンチ底面のマスク層は必ずしも除去 する必要はないので、本発明方法ではトレンチ底面に露光されないフォトレジス トを残すことができる。それによりトレンチの完全なトポロジに関する露光上の 問題は回避される。 ドーパント領域をドープ層からの拡散により形成する場合には米国特許第４６ ６３６４４号明細書から公知の方法とは異なりこのドープ層は構造化されない。 それによりトレンチのトポロジの構造化の際に生じる問題は回避される。 本発明を１実施例及び図面に基づき以下に詳述する。 図１は第１の導電形によりドープされているウェルを有する基板を示すもので ある。 図２は条片状のトレンチをエッチングした後の基板を示すものである。 図３はトレンチの底面及び隣接するトレンチ間の主面に条片状のドープ領域を 形成した後の基板を示すものである。 図４はマスク層を施し、マスクを形成した後の基板を示すものである。 図５はマスク層を構造化した後の基板を示すものである。 図６はドープ層を施した後の基板を示すものである。 図７はトレンチの側面にドープ領域を形成し、トレンチに直交して延びるワー ド線を形成した後の基板を示すものである。 図８はワード線を形成した後の基板の平面を示すものである。 例えば５×１０¹⁵ｃｍ^-3のドーパント濃度でｐドープされた単結晶シリコンか ら成る基板１の主面２に注入及び引続いての熱処理により２×１０¹⁷ｃｍ^-3のド ーパント濃度でｐドープされたウェル３を形成する（図１参照）。ｐドープされ たウェル３の注入時に例えば５０ｎｍの厚さの分散酸化物（図示せず）を使用し 、これをｐドープされたウェル３に１８０ｋｅＶ、７×１０¹²ｃｍ^-2で打込んだ 後再び除去する。ｐドープされたウェル３は少なくともセルフィールド用の範囲 上に広がる。 主面２上にＳｉＯ₂層を例えば３００ｎｍの層厚で例えばＴＥＯＳ法で析出す る。フォトリソグラフィ処理工程のもとにＳｉＯ₂層を構造化し、その際トレン チマスク４が形成される。トレンチマスク４はほぼ並列して延びる条片状の複数 の開口を有する。トレンチマスク４内の条片状の開口はそれぞれ例えば０．４μ mの幅、例えば１２５μmの長さ及び０．４μmの間隔を有する。 トレンチマスク４をエッチングマスクとして使用して例えばＨＢｒ、Ｈｅ、Ｏ₂ 、ＮＦ₃での異方性エッチングプロセスで基板１の主面２内にトレンチ５をエッ チングする。トレンチ５は主面２に並列するトレンチマスク４の開口に相応して 条片状の断面を有する。トレンチ５は例えば０．４μmの幅、例えば１２５μmの 長さ及び例えば０．４μmの間隔を有する。トレンチの深さは例えば０．６μmで ある（図２参照）。例えば３２個の並列するトレンチ５が形成される。 引続きトレンチマスク４を例えばＨＦ浸漬で剥離する。結晶表面の品質を改善 するために熱酸化によりＳｉＯ₂層6(いわゆる犠牲酸化物）を例えば２０ｎｍの 厚さに形成する（図３参照）。例えばＴＥＯＳ法でＳｉＯ₂層を例えば６０ｎｍ の層厚で同形析出し、引続いてＣＨＦ₃、Ｏ₂で異方性乾式エッチングすることに より、トレンチ５の垂直な側面にＳｉＯ₂スペーサ７を形成する（図３参照）。 引続き薄い分散酸化物をＴＥＯＳ法で析出する（図示せず）。主面２に垂直に砒 素を５×１０¹⁵ｃｍ^-2の線量及び８０ｋｅＶのエネルギーでの注入及び引 続いてのドーパントの活性化のための熱処理により、トレンチ５の底面及び隣接 するトレンチ５間の主面２にｎ⁺ドープされた条片状の領域８を形成する。条片 状のドープ領域８内のドーパント濃度を例えば１０²¹ｃｍ^-3に調整する。注入時 にＳｉＯ₂層６が分散酸化物の役目をする（図３参照）。 引続きＳｉＯ₂スペーサ７及びＳｉＯ₂層６を例えばＨＦ浸漬での湿式化学エッ チングにより除去する。ほぼ同形のエッジ被覆を有するマスク層９を例えばＴＥ ＯＳ法でＳｉＯ₂から析出する。マスク層９は６０〜８０ｎｍの層厚で析出され る（図４参照）。 引続き例えばフォトレジストから成るマスク１０をフォトリソグラフィによる 処理工程のもとに形成する。マスク１０はセルフィールド内に開口１１を有する 。例えばメモリセル装置用の周辺が形成されるセルフィールドの外側の範囲をマ スク１０により覆う。開口１１はそれぞれトレンチ５の少なくとも１つの側面と 重なるように整合される。主面２に並列する開口１１の寸法はそれぞれトレンチ ５の幅に相応する。 開口１１のより大きい寸法は隣接する開口を統合することにより得られる。マ スク１０は開口１１がそれぞれトレンチ５の側面に重なって配置されるように整 合される。その時の技術で最小に形成可能の例えば０．４μmの構造寸法Ｆに相 応する幅を有するトレンチ５を形成した場合、開口11は同様にＦＸＦの最小の寸 法を有する。この場合マスク１０の調整には調整精度がその時の技術で最小に形 成可能の構造寸法Ｆよりも大きいことが利用される。０．４μm技術では調整精 度は例えばＦ／２〜Ｆ／３となる。 例えばＨＢｒ、Ｃｌ₂、Ｈｅでの異方性エッチング法でマスク層９を構造化す る。その際マスク１０はエッチングマスクの役目をする。その際開口１１の範囲 のトレンチ５の側面にエッチング残分９’が残る。開口１１の範囲のトレンチ５ の底面及び隣接するトレンチ５の間の主面２のシリコン表面は露出される。それ に対してマスク１０の下のマスク層９は腐食されない。 マスク層９の構造化はシリコンに対する選択的エッチング法で行われる。しか し選択性が制限されているためシリコンから成る露出表面はエッチング作用を受 けることがある。しかしトレンチ５の側面のエッチング残分９’が残っているた め、有限的選択性により避け難い露出シリコン表面へのエッチング作用は低減さ れる。 エッチング残分９’の高さは、主面２に配設された条片状のドープ領域８の深 さよりも低い。エッチング残分９’の高さは例えば３００ｎｍである。その際ト レンチ壁面に接する条片状のドープ領域８の下方のトレンチ壁面の一部が露出さ れている限り、エッチング残分９’の厳密な高さは問題とならない。 トレンチ５の底面のマスク層９のマスク１０から露出している部分をマスク層 ９の構造化の際に除去する。フォトレジストからマスク層１０を形成する際にこ のフォトレジストがトレンチ５の底面まで露光されない場合、トレンチ５の底面 のマスク層９は露光されないフォトレジストにより覆われている。この場合マス ク層９はトレンチ５の底面の異方性エッチングの際にその作用を受けず、トレン チ５の底面はマスク層９により覆われたままである。これは本発明方法のその後 の経過のとって問題になることはない。マスク層９、９’の構造化後マスク１０ を除去する（図５参照）。 引続きＴＥＯＳ法で薄い分散酸化物（約１Ｏｎｍ）を析出する（図示せず）。 引続き１０¹³ｃｍ^-2〜５×１０¹³ｃｍ^-2の線量及び６０ｋｅＶのエネルギーで ホウ素の角度をつけた２回の注入を行う。その際主面２の垂線に対する傾斜角は ２０°〜３０°及び−２０°〜−３０°とする。その際エッチング残分９’の上 方のトレンチ５の露出側面にドーパント領域１２が形成される（図７参照）。ド ーパント領域１２のドーパント濃度を数１０¹⁷ｃｍ^-3、有利には８×１０¹⁷ｃｍ^-3 に調整する。条片状のドープ領域８のドーピングが１０²¹ｃm^-3であるため、 この範囲のホウ素の注入は許容されるものである。マスク１０を形成する際にト レンチ５の底面に露光されないフォトレジストが残留し、トレンチ５の底面がマ スク層９で覆われている場合、トレンチ５の底面に配設された条片状のドープ領 域８へのホウ素の注入は行われない。ドーパント領域１２をトレンチ５の露出側 面に形成することはそれにより悪影響を蒙ることはない。 或いはドーパント領域１２はトレンチ５の側面にドープ層１３からの拡散によ り形成される。それにはマスク１０の除去後全面的に例えばホウ素ケイ酸ガラス から成るドープ層１３を５０ｎｍの層厚に析出させる（図６参照）。例えば９０ ０℃での熱処理でドーパント領域１２を拡散により形成する。引続きドープ層１ ３を例えばＨＦ浸漬により除去する。 ＨＦでの湿式化学エッチングにより引続き構造化されたマスク層９及びエッチ ング残分９’を除去する（図７参照）。ゲート誘電体１４を例えば熱酸化により 例えば１０ｎｍの層厚で形成する。引続きｎ⁺ドープされたポリシリコン層を４ ００ｎｍの層厚で全面的に施す。これはポリシリコンをイン・サイチューでドー プ析出することにより行うと有利である。或いはポリシリコン層をドープせずに 析出し、引続きＰＯＣＬ層（ＰＯＣＬとはＰＣｌ₃、即ちリン−塩化物−ガスを 意味する）での被覆によりドープする。フォトリソグラフィ処理工程のもとにド ープされたポリシリコン層を異方性エッチングにより構造化する。その際トレン チ５に直交して延びるワード線１５が形成される（図７及び図８参照）。ワード 線１５は例えばＦ＝０．４μmの幅を有する。隣接するワード線１５の間隔は同 様にＦである。 縦型ＭＯＳトランジスタはそれぞれ１つのトレンチ５の同一側面に接する２つ の条片状のドープ領域８、その間に配設されるチャネル領域としてのウェル３の 部分、ゲート誘電体１４及びそれに接するワード線１５の部分から構成される。 条片状のトレンチ５の延びに対し並列する縦型ＭＯＳトランジスタの寸法は、ワ ード線１５の幅により形成される。１つのトレンチの１側面に沿って隣接するＭ ＯＳトランジスタは隣接するワード線１５の間隔により互いに分離されている。 条片状のドープ領域８はそれぞれ全セルフィールド上に延びている。それらは配 線後ビット線又は参照線として使用され、１つのトレンチに沿って隣接するＭＯ Ｓトランジスタのソース／ドレイン領域を相互に接続する導線を形成する。 各トレンチ５の側面にドーパント領域１２が配置されているか否かによって縦 型ＭＯＳトランジスタは高められたしきい値電圧を有したり、有さなかったりす る。メモリセル装置に格納される情報はドーパント領域１２の存在又は非存在の 形で格納される。従ってメモリセル装置のプログラミングはマスク層９の構造化 の際に行われる。マスク層１０内の開口１１の配置により情報はメモリセル装置 に伝達される。 メモリセルの読出しのため条片状のドープ領域８をビット線もしくは参照線と して使用する。評価すべきメモリセルはワード線を介して選択される。その際ワ ード線に制御信号が印加され、その電圧レベルはチャネル領域内におけるドーパ ント領域１２を有するＭＯＳトランジスタのしきい値電圧とチャネル領域内にお けるドーパント領域１２を有さないＭＯＳトランジスタのしきい値電圧との間に ある。この制御信号ではチャネル領域内にドーパント領域１２を持たないＭＯＳ トランジスタは導通し、一方チャネル領域内にドーパント領域１２を有し高めら れたしきい値電圧を有するＭＯＳトランジスタは更に阻止状態をとる。読出しの 際にその条片状のドープ領域８間に電流が流れるか否かが評価される。 図８にはメモリセル装置の平面が示されている。トレンチ５に直交するワード 線１５の延び方が示されている。更にトレンチ５の底面並びに隣接するトレンチ ５の間に延びている条片状のドープ領域８が記載されている。ドーパント領域１ ２は破線の輪郭線としてトレンチの側面に記載されている。 各メモリセルは条片状のトレンチ５の延びに対して並列して２Ｆの寸法を、ま た条片状のトレンチ５の延びに対し垂直にＦの寸法を有する１つの縦型ＭＯＳト ランジスタを含んでいる。従ってメモリセル当たりの所要面積は２Ｆ²となる。 メモリセル装置の製造は中間誘電体の析出、接触孔の開口及び金属化部（図示 せず）の形成により完了する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウトシュナイダー、ウォルフガング ドイツ連邦共和国 デー―83104 ホーエ ンタン アム オーバーフェルト 50

Claims (1)

1. 【特許請求の範囲】 １． 少なくともその主面（２）の範囲に第１の導電形によりドープされている 半導体材料を含む基板（１）内に、それぞれ主面（２）に対し垂直なＭＯＳトラ ンジスタを含むメモリセルが設けられており、 この縦型ＭＯＳトランジスタが格納された情報に応じて異なるしきい値電圧を 有し、 基板（１）内にほぼ並列に延びる条片状のトレンチ（５）が設けられており、 トレンチ（５）の底面及び隣接するトレンチ（５）間の主面（２）に第１の導 電形と反対の第２の導電形によりドープされている条片状のドープ領域（８）が 配設されており、 トレンチ（５）の側面にゲート誘電体（１４）が設けられており、 トレンチ（５）に直交して延びるワード線（１５）が設けられており、 縦型ＭＯＳトランジスタが１つのトレンチ（５）の同じ側面に隣接する２つの 条片状のドープ領域（８）、その間に配設されるトレンチの側面、ゲート誘電体 （１４）及び１つのワード線（１５）から構成され、 所定の情報が格納されているメモリセルのトレンチ（５）の側面の上方範囲に において主面（２）に対し垂直方向の延びがトレンチ（５）の深さよりも短いド ーパント領域（１２）を有する メモリセル装置。 ２． 隣接するトレンチ（５）の間隔がトレンチ（５）の幅と等しく、 隣接するワード線（１５）の間隔がワード線（１５）の幅と等しい 請求項１記載のメモリセル装置。 ３． 少なくとも主面（２）の範囲に第１の導電形によりドープされた半導体材 料を含む基板（１）の主面（２）にほぼ並列して延びる条片状のトレンチ（５） を形成し、 トレンチ（５）の底面及び隣接するトレンチ（５）間の主面（２）に第１の導 電形と反対の第２の導電形によりドープされている条片状のドープ領域（８）を 形成し、 ほぼ同形のエッジ被覆を有するマスク層（９）を施し、 このマスク層（９）上に開口（１１）を有するマスク（１０）を形成し、 マスク層（９）をマスク（１０）の使用下に異方性エッチングにより、開口（ １１）の範囲内でトレンチ（５）の側面にマスク層の残り（９’）を残留させて この側面を部分的に露出するように構造化し、 露出された側面部分にドーパント領域（１２）を形成し、 構造化されたマスク層（９、９’）を除去した後トレンチ（５）の側面にゲー ト誘電体（１４）を形成し、 トレンチに直交して延びるワード線（１５）を形成する メモリセル装置の製造方法。 ４． 露出された側面部分にドーパント領域（１２）を角度をつけた注入により 形成する請求項３記載の方法。 ５． 主面（２）の垂線に対し２０°〜３０°及び／又は−２０°〜−３０°の 範囲の傾斜角で注入を行う請求項４記載の方法。 ６．露出された側面部分にドーパント領域（１２）を形成するためにドープ層（ １３）を施し、この層から熱処理によりドーパントを拡散させる請求項３記載の 方法。 ７． ドープ層（１３）をドープされたガラス、ドープされたポリシリコン又は ドープされた非晶質シリコンから形成する請求項６記載の方法。 ８． トレンチ（５）の形成後トレンチ（５）の側面にスペーサ（７）を設け、 条片状のドープ領域（８）を注入により形成し、その際トレンチ（５）の側面 のスペーサ（７）がマスクの作用をし、 スペーサ（７）を条片状のドープ領域（８）を形成した後除去する請求項３乃 至７のいずれか１つに記載の方法。