RU2153210C2 - Полупроводниковое запоминающее устройство с высокой степенью интеграции и способ изготовления полупроводникового запоминающего устройства - Google Patents
Полупроводниковое запоминающее устройство с высокой степенью интеграции и способ изготовления полупроводникового запоминающего устройства Download PDFInfo
- Publication number
- RU2153210C2 RU2153210C2 RU98114501/28A RU98114501A RU2153210C2 RU 2153210 C2 RU2153210 C2 RU 2153210C2 RU 98114501/28 A RU98114501/28 A RU 98114501/28A RU 98114501 A RU98114501 A RU 98114501A RU 2153210 C2 RU2153210 C2 RU 2153210C2
- Authority
- RU
- Russia
- Prior art keywords
- columns
- etching
- column
- doped
- polysilicon
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
Изобретение относится к полупроводниковому запоминающему устройству с выполненной в виде колонны ячейкой стираемой программируемой постоянной памяти с плавающим затвором и управляющим затвором и к способу для его изготовления. При этом ячейка стираемой программируемой постоянной памяти выполнена настолько тонкой, что она полностью обеднена. Управляющий затвор используемой ячейки стираемой программируемой постоянной флэш-памяти с разделенным затвором или ячейки стираемой программируемой постоянной флэш-памяти с двойным затвором состоит из p+-легированного полупроводникового материала, так что полностью обедненные цилиндры позволяют ожидать очень хорошее предпороговое поведение. Технический результат изобретения заключается в создании запоминающего устройства с повышенной надежностью при сублитографических его размерах. 2 с. и 8 з.п.ф-лы, 12 ил.
Description
Изобретение относится к полупроводниковому запоминающему устройству с высокой степенью интеграции, содержащему ячейку n-канальной стираемой программируемой постоянной памяти в виде колонны согласно признакам ограничительной части пункта 1 формулы изобретения. Кроме того, изобретение относится к способу изготовления такого полупроводникового запоминающего устройства.
В полупроводниковых запоминающих устройствах с высокой степенью интеграции, в частности в электрически программируемых, постоянных запоминающих устройствах (EPROM) плотность интеграции ограничена, среди прочего, структурной точностью фотолитографии. С помощью латеральной интеграции с расположением флэш-ячеек со стопочным управляющим электродом в структуре операции НЕ-И уже изготавливают ячейки с минимальной площадью около 7•F2. При этом F обозначает минимальную длину, достигаемую с помощью фотолитографии.
Более высокую плотность интеграции можно достичь с помощью вертикального выполнения ячеек стираемой программируемой постоянной памяти в виде цилиндрообразных или колоннообразных транзисторов. С помощью цилиндров в 1 мкм можно изготавливать флэш-ячейки с стопочным затвором с площадью ячейки, примерно, 4,4•F2. Меньшие площади ячеек с помощью этой технологии изготовить невозможно, поскольку цилиндры уже находятся на границе структурной точности фототехники. Кроме того, при дальнейшем уменьшении диаметра цилиндров они полностью обедняются, так что ячеичный транзистор в разряженном состоянии уже не запирается. Этот эффект сравним с проблемой чрезмерного стирания в запоминающем устройстве со стопочным затвором.
Полупроводниковое запоминающее устройство с высокой степенью интеграции указанного выше типа известен из US 5414287. Это полупроводниковое запоминающее устройство изготавливают способом, в котором на p+-легированной подложке изготавливают маски для травления, с помощью масок для травления производят анизотропное травление для получения колонн, производят n+-имплантацию в снова протравленных областях подложки, наращивают оксид на колоннах и на расположенных между ними поверхностях, осаждают n+-легированный поликремний для образования плавающего затвора и затем снова удаляют с помощью анизотропного травления расположенные в области между колоннами поверхности, на n+-легированный поликремний осаждают промежуточный полидиэлектрик, на него осаждают n-легированный слой поликремния для образования управляющего затвора, вытравливают изотропно второй слой поликремния, так что второй слой поликремния еще полностью охватывает первый слой поликремния, с вершин колонн удаляют первоначальную маску и там образуют контакты.
Из статьи Г. Пейн, Д.Д.Плумм: "Изготовление трехразмерной цилиндрической ячейки стираемой программируемой постоянной флэш-памяти и матрицы памяти, US-Z. : IEEE Transactions on Electron Devices, том 42, N 11, ноябрь 1995, страницы 1982 - 1991, известно полупроводниковое запоминающее устройство с высокой степенью интеграции, имеющее колонную структуру, в которой колонны выполнены настолько тонкими, что они полностью обеднены носителями зарядов.
В основе изобретения лежит задача создать полупроводниковое запоминающее устройство указанного выше типа, которое может функционировать также при сублитографических размерах и которое работает особенно надежно. Кроме того, необходимо создать способ для изготовления таких запоминающих устройств.
Решение этой задачи обеспечивается с помощью отличительных признаков пункта 1 формулы изобретения. В отношение способа задача решается с помощью признаков пункта 4 формулы изобретения и, в частности, тем, что осаждают p+-легированный слой поликремния для образования управляющих затворов.
Имеющие вид колонн или цилиндров ячейки стираемой программируемой постоянной памяти выполнены так тонко, что они полностью обеднены, управляющий затвор, по меньшей мере, в одной частичной области с расположенным в промежутке изолирующим слоем расположен непосредственно на колонне и управляющий затвор выполнен из p+-легированного полупроводникового материала.
Полностью обедненные цилиндры обеспечивают очень хорошее предпороговое поведение. За счет p+-легированного управляющего затвора напряжение срабатывания транзистора на стороне стока даже при малой толщине оксида достаточно велико, за счет чего обеспечивается надежное запирание. При этом напряжение срабатывания составляет несколько более 0,9 В. В начальном состоянии транзистор с плавающим затвором проводит ток, так как напряжение срабатывания при полностью обедненной N-канальной МОП-структуре с n+-легированным плавающим затвором вследствие работы выхода принимает отрицательные значения. За счет программирования, предпочтительно, с помощью горячих носителей заряда с положительным напряжением на стоке можно программировать ячейки стираемой программируемой постоянной памяти с помощью смещения напряжения срабатывания в сторону положительных величин. За счет экстремально тонких цилиндров достигается очень высокая плотность интеграции с площадью ячейки, примерно, 1,5•F2, если изготавливать маски для травления с помощью ортогональной технологии дистанцирования.
В предпочтительном варианте выполнения изобретения ячейки стираемой программируемой постоянной памяти выполнены как флэш-ячейки с разделенным затвором. При такой технологии управляющий затвор в одной частичной области отделен от полностью обедненного цилиндра только тонким изолирующим слоем. Однако изобретение можно реализовать также с флэш-ячейками со стопочным затвором.
Ячейки стираемой программируемой постоянной памяти изготовляют, предпочтительно, с помощью кремниевой технологии. Однако можно представить, что принцип полупроводникового запоминающего устройства согласно изобретению можно применять в германиевой и галий-арсенидной технологии.
С точки зрения способа изготовления таких полупроводниковых запоминающих устройств с высокой степенью интеграции согласно изобретению предусмотрено, что на p-дотированной подложке изготавливают маски для травления, с помощью масок для травления производят анизотропное травление для изготовления колонн, производят n+-имплантацию в областях истока, очищают колонны и наращивают на колонны и на расположенные между ними поверхности оксид, осаждают n+-дотированный поликремний для образования плавающего затвора и снова удаляют в области расположенных между колоннами поверхностей с помощью анизотропного травления, осаждают на n+-легированный поликремний промежуточный полидиэлектрик, осаждают выравнивающую среду и снова протравливают до нижней области колонн, промежуточный полидиэлектрик и первый слой поликремния над выравнивающей средой изотропно протравливают, снова удаляют выравнивающую среду, на освобожденные травлением области наращивают затворный оксид, на него осаждают p+- легированный слой поликремния для образования управляющего затвора, анизотропно протравливают второй слой поликремния, так что второй слой поликремния еще полностью охватывает первый слой поликремния, и удаляют на вершинах колонн первоначальную маску для травления и создают там контакты стока.
В предпочтительном варианте выполнения способа согласно изобретению маску для травления создают посредством травления вспомогательного слоя с двумя пересекающимися линиями дистанцирования, при этом образованный областями пересечения линий дистанцирования растр образует маску для травления. Расстояние параллельных линий дистанцирования друг от друга определяется достигаемой с помощью фотолитографии величины F. Однако, ширина отдельных линий дистанцирования определяется только используемой толщиной слоя дистанцирования и технологией дистанцирования, а не структурной точностью фототехники. Образованные таким образом области пересечения линий дистанцирования можно поэтому изготавливать почти в четыре раза меньшими, чем созданные непосредственно фотолитографическим способом структуры.
Для n+-легирования областей истока применяют, предпочтительно, элементы пятой главной группы и, в частности, мышьяк. Возникшие перед дотированием при травлении колонн полимеры боковых стенок, которые также маскируют имплантацию, после имплантации, предпочтительно, изотропно протравливают. Таким образом, возникшие как побочный продукт при травлении полимеры боковых стенок одновременно обеспечивают точный процесс изготовления в качестве маски для имплантации.
На первый, n+-легированный слой поликремния, который образует плавающий затвор, наносят с помощью оксидирования или осаждают, предпочтительно, ONO в качестве промежуточного полидиэлектрика. В качестве выравнивающей среды используют, предпочтительно, лак, так как его легко можно наносить и затем обратно вытравливать и селективно снова удалять по отношению к остальным материалам.
В особенно предпочтительном варианте выполнения изобретения колонны в направлении проводника слов создают с меньшим расстоянием друг от друга, чем в направлении проводника бит. При этом наиболее предпочтительным является то, что второй слой поликремния, который образует управляющий затвор, снова протравливают так далеко, что в направлении проводника слов существует связь между управляющими затворами отдельных колонн, соответственно, ячеек, а в направлении проводника бит не существует. Таким образом образуется самосовмещенный проводник слов.
Изобретение поясняется ниже на примере выполнения с помощью схематичных чертежей, на которых изображено:
Фиг. 1-7, 9 и 10 - схематическое изображение различных стадий выполнения способа на основе поперечного сечения в направлении проводника бит;
Фиг. 8 и 11 - стадии выполнения способа на основе поперечного сечения вдоль направления проводника слов, которые соответствуют стадиям по фиг. 7 и 10;
Фиг. 12 - вид сверху на периодическое поле ячеек памяти.
Фиг. 1-7, 9 и 10 - схематическое изображение различных стадий выполнения способа на основе поперечного сечения в направлении проводника бит;
Фиг. 8 и 11 - стадии выполнения способа на основе поперечного сечения вдоль направления проводника слов, которые соответствуют стадиям по фиг. 7 и 10;
Фиг. 12 - вид сверху на периодическое поле ячеек памяти.
На фиг. 1 изображена p+-подложка 1, которая образует часть пластины. На этой плоской несущей пластине создают с помощью нанесения оксидного слоя и расположенного на нем вспомогательного слоя поликремния сублитографические маски для травления тем, что с помощью пересекающихся линий дистанцирования создают маску 2 для травления, структурная величина которой определяется только толщиной осажденного слоя и техникой дистанцирования. Таким образом возникают изображенные маски 2 для травления с еще находящимся сверху тонким остаточным слоем из аморфного кремния или поликремния 3. Оксидные маски для травления оксидируют либо термически или создают осаждением TEOS. Возможно также применение нитрида.
На фиг. 2 показано, как происходит анизотропное травление подложки 1 с этой маской 2 для травления, так что возникают колонны 4.
На фиг. 3 обозначенные позицией 5 стрелки символизируют имплантацию общего истока в вытравленные области подложки, n+-легированные мышьяком области подложки обозначены позицией 6. При реактивном ионном травлении на боковых стенках колонн 4 возникают полимеры, которые образуют на колоннах защитный слой 7 и таким образом предотвращают имплантацию в колонны. После имплантации удаляют полимеры защитного слоя 7 и изотропно протравливают сверху кремний, чтобы получить чистые поверхности на боковых стенках колонн 4.
На фиг. 4 показано, что на очищенные таким образом колонны 4 наносят туннельный оксид 8, предпочтительно, посредством наращивания, и осаждают слой n+-легированный поликремния. Этот слой 9 поликремния служит для образования плавающего затвора.
Следующие стадии выполнения способа поясняются с помощью фиг. 5. Сперва анизотропно селективно протравливают слой 9 поликремния до снова протравленных областей подложки. При этом удаляют также часть слоя поликремния на вершинах колонн 4 и на углах вершин колонн возникают округления или выступы. Затем образуют промежуточный полидиэлектрик 10 посредством оксидирования или осаждения. Предпочтительно, используют ONO. Для этого осаждают выравнивающую среду 11, в частности, лак и снова вытравливают настолько, что остаются покрытыми нижние области колонн 4.
Сандвич-структура из промежуточного полидиэлектрика 10 и n+-легированного слоя 9 поликремния снова изотропно протравливают над выравнивающей средой 11, предпочтительно, с помощью плазменного травления вплоть до колонн 4. Затем полностью удаляют выравнивающую среду 11 и наращивают затворный оксид 12 последовательного транзистора ячейки с разделенным затвором. В нижней области колонн 4 остается таким образом n+-легированное кольцо первого слоя 9 поликремния, которое образует плавающий затвор 14. На затворный оксид 12, соответственно, на оставшийся слой 10 промежуточного полидиэлектрика осаждают второй слой 13 p+-легированного поликремния. Этот второй слой 13 кремния служит для образования управляющего затвора. Эта стадия выполнения способа показана на фиг. 6.
На фиг. 7 и 8 показано, как производят анизотропное травление второго слоя 13 поликремния, так что образуется второе дистанционное кольцо, которое полностью охватывает первое дистанционное кольцо. Это второе дистанционное кольцо образует управляющий затвор 15 ячейки стираемой программируемой постоянной флэш-памяти, который полностью охватывает плавающий затвор 14. Толщину второго слоя 13 поликремния выбирают так, чтобы он снова вытравливался при анизотропном травлении в одном направлении до снова протравленного основания подложки. Это состояние показано на фиг. 7. На фиг. 8 изображен разрез в перпендикулярном по отношению к фиг. 7 направлении, в котором колонны 4 стоят несколько плотнее друг к другу, так что управляющие затворы 15 каждый раз образуют перехлест с управляющим затвором соседней ячейки. Таким образом, в этом направлении возникает самосовмещенный затвор проводника слов.
На следующей стадии удаляют первоначальную маску 2 для травления (смотри фиг. 1), как это показано на фиг. 9.
Затем, как показано на фиг. 10, оставшуюся вершину колонны 4 легируют n+. Эта n+-легированная область обозначена на фиг. 10 позицией 16. Вершина колонны служит для образования контакта стока и дотирована тем же типом проводимости, что и контакт истока в также n+-легированных областях 6 подложки. Однако, перед имплантацией в верхние области 16 колонн наносят выравнивающий оксид 17 и снова вытравливается вплоть до верхней границы колонн 4. Можно также осадить слой TEOS достаточной толщины и снова протравить с помощью химико-механического полирования. Только после этого производят имплантацию в областях 16, так что расположенные под ними области затвора защищены выравнивающим оксидом 17. Как также показано на фиг. 10, контакты стока соединяют металлической лентой 18. Металлическая лента проходит непрерывно в направлении линии битов.
Фиг. 11 соответствует стадии выполнения способа по фиг. 10, однако на ней показан поперечный разрез в направлении проводника слов. Таким образом, металлические ленты 18 выполнены только вдоль направления проводников битов. В случае, если маски для травления колонн изготовлены с помощью техники дистанцирования, то металлические ленты 18 изготовляют с помощью техники дистанцирования, т.е. с помощью химического осаждения из газовой фазы вольфрама на вспомогательный слой оксида.
Вид сверху на изготовленное таким образом, поперечно разрезанное периодическое поле ячеек памяти показано на фиг. 12. В нем изображены колонны 4 с окружающим их плавающим затвором 14 и образованным вокруг управляющим затвором 15. Направление проводника слов образуют управляющие затворы 15 за счет перехлеста, так что образуется самосовмещенный проводник слов. В направлении проводника битов управляющие затворы 15 отделены друг от друга, однако существует связь через пунктиром обозначенные металлические ленты 18. Ячейка памяти имеет размер, равный, примерно, 1,0 F в направлении проводника слов и 1,5 F в направлении проводника бит. В отношении функциональных возможностей отдельные ячейки памяти соответствуют обычным флэш-ячейкам с разделенным затвором. Полностью обедненные цилиндры позволяют ожидать очень хорошее предпороговое поведение. За счет p+-легированного управляющего затвора напряжение срабатывания транзисторов с разделенным затвором на стороне стока даже при небольшой толщине оксида достаточно велико.
Claims (10)
1. Полупроводниковое запоминающее устройство с высокой степенью интеграции, содержащее n-канальную ячейку стираемой программируемой постоянной памяти в виде колонны с n+-легированной областью (6) истока, которая расположена у основания колонны (4) и n+-легированной областью (16) стока, которая расположена на колонне (4), с n+-легированным плавающим затвором и управляющим затвором, при этом продольные размеры колонны (4) выбраны так, что колонна (4) в не находящемся под потенциалом состоянии n-канальной ячейки стираемой программируемой постоянной памяти полностью обеднена свободными носителями заряда, при этом плавающий затвор расположен на боковых стенках колонны (4) и охватывает колонну (4), и при этом управляющий затвор (15) охватывает колонну (4) и плавающий затвор и, по меньшей мере, в одной частичной области вместе с расположенным в промежутке изолирующим слоем расположен на боковых стенках колонны (4), отличающееся тем, что управляющий затвор (15) образован p+-легированным полупроводниковым материалом.
2. Полупроводниковое запоминающее устройство с высокой степенью интеграции по п.1, отличающееся тем, что n-канальная ячейка стираемой программируемой постоянной памяти изготовлена с помощью кремниевой технологии.
3. Способ изготовления полупроводникового запоминающего устройства с высокой степенью интеграции по п.1, в котором а) на p+-легированной подложке (1) изготавливают маски (2) для травления, b) с помощью масок (2) для травления производят анизотропное травление для изготовления колонн (4), с) производят n+-имплантацию в снова протравленных областях (6) подложки, d) очищают колонны (4) и наращивают на колонны (4) и на расположенные между ними поверхности оксид (8), е) осаждают n+-легированный поликремний (9) для образования плавающих затворов и снова удаляют в области расположенных между колоннами (4) поверхностей с помощью анизотропного травления, f) осаждают n+-легированный поликремний (9) промежуточный полидиэлектрик (10), g) осаждают выравнивающую среду (11) и снова протравливают до нижней области колонн, h) изотропно протравливают промежуточный полидиэлектрик (10) и первый слой поликремния (9) над выравнивающей средой (11), i) на освобожденные травлением области наращивают затворный оксид (12), j) на него осаждают p+-легированный слой (13) поликремния для образования управляющего затвора, к) изотропно протравливают второй слой (13) поликремния, так что второй слой (13) поликремния еще полностью охватывает первый слой (12) поликремния, l) удаляют с вершин колонн (4) первоначальную маску (2) для травления и создают там контакты.
4. Способ по п.3, отличающийся тем, что на стадии а) маску (2) для травления создают посредством травления вспомогательного слоя с двумя пересекающимися линиями дистанцирования, при этом образованный областями пересечения линий дистанцирования растр образует маску для травления.
5. Способ по п.3 или 4, отличающийся тем, что на стадии с) производят дотирование элементов пятой главной группы, в частности мышьяком.
6. Способ по одному из пп.3 - 5, отличающийся тем, что возникшие на стадии b) полимеры на боковых стенках изотропно протравливают после имплантации на стадии с).
7. Способ по одному из пп.3 - 6, отличающийся тем, что на стадии f) используют ОNО в качестве промежуточного полидиэлектрика.
8. Способ по одному из пп.3 - 7, отличающийся тем, что на стадии g) используют лак в качестве выравнивающей среды (11).
9. Способ по одному из пп.3 - 6, отличающийся тем, что колонны (4) в направлении проводника слов образуют с меньшим расстоянием друг от друга, чем направление проводника бит.
10. Способ по п.9, отличающийся тем, что на стадии к) второй слой (13) поликремния протравливают настолько, что образованный вторым слоем поликремния управляющий электрод (15) в направлении проводника слов имеет соединение с соседним управляющим затвором, и в направлении проводника бит не имеет соединения с соседним управляющим затвором.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19600307A DE19600307C1 (de) | 1996-01-05 | 1996-01-05 | Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers |
DE19600307.5 | 1996-01-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
RU98114501A RU98114501A (ru) | 2000-06-10 |
RU2153210C2 true RU2153210C2 (ru) | 2000-07-20 |
Family
ID=7782235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU98114501/28A RU2153210C2 (ru) | 1996-01-05 | 1996-12-11 | Полупроводниковое запоминающее устройство с высокой степенью интеграции и способ изготовления полупроводникового запоминающего устройства |
Country Status (10)
Country | Link |
---|---|
US (1) | US6157060A (ru) |
EP (1) | EP0956592A1 (ru) |
JP (1) | JP3246917B2 (ru) |
KR (1) | KR100417449B1 (ru) |
CN (1) | CN1286182C (ru) |
DE (1) | DE19600307C1 (ru) |
IN (1) | IN190928B (ru) |
RU (1) | RU2153210C2 (ru) |
UA (1) | UA46079C2 (ru) |
WO (1) | WO1997025744A1 (ru) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358062B1 (ko) | 1998-12-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 플래쉬메모리셀및그의제조방법 |
JP2001007227A (ja) | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
US6522587B1 (en) * | 1999-06-23 | 2003-02-18 | Seiko Epson Corporation | Non-volatile semiconductor memory devices |
JP3743486B2 (ja) | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
JP2001060674A (ja) | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
US6518123B2 (en) | 2001-06-14 | 2003-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device with annular floating gate electrode and method for fabrication thereof |
DE10130766B4 (de) | 2001-06-26 | 2005-08-11 | Infineon Technologies Ag | Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors |
KR100859081B1 (ko) * | 2001-08-06 | 2008-09-17 | 엔엑스피 비 브이 | 반도체 디바이스 제조 방법 |
DE10146215A1 (de) * | 2001-09-19 | 2003-04-10 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und Halbleiterspeicherelement-Anordnung |
US6794699B2 (en) * | 2002-08-29 | 2004-09-21 | Micron Technology Inc | Annular gate and technique for fabricating an annular gate |
DE10241172B4 (de) * | 2002-09-05 | 2008-01-10 | Qimonda Ag | Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung |
DE10304654A1 (de) * | 2003-02-05 | 2004-08-19 | Infineon Technologies Ag | Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzelle |
US7276754B2 (en) * | 2003-08-29 | 2007-10-02 | Micron Technology, Inc. | Annular gate and technique for fabricating an annular gate |
US7388251B2 (en) * | 2004-08-11 | 2008-06-17 | Micron Technology, Inc. | Non-planar flash memory array with shielded floating gates on silicon mesas |
KR100640620B1 (ko) * | 2004-12-27 | 2006-11-02 | 삼성전자주식회사 | 트윈비트 셀 구조의 nor형 플래쉬 메모리 소자 및 그제조 방법 |
KR100680291B1 (ko) * | 2005-04-22 | 2007-02-07 | 한국과학기술원 | H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 |
JP4909894B2 (ja) * | 2005-06-10 | 2012-04-04 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US7867845B2 (en) * | 2005-09-01 | 2011-01-11 | Micron Technology, Inc. | Transistor gate forming methods and transistor structures |
KR100682537B1 (ko) | 2005-11-30 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
US20070267618A1 (en) * | 2006-05-17 | 2007-11-22 | Shoaib Zaidi | Memory device |
US9461182B2 (en) * | 2007-05-07 | 2016-10-04 | Infineon Technologies Ag | Memory cell |
KR100958627B1 (ko) * | 2007-12-27 | 2010-05-19 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
JP5404149B2 (ja) * | 2009-04-16 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US8077512B2 (en) * | 2009-08-18 | 2011-12-13 | Nanya Technology Corp. | Flash memory cell and method for operating the same |
US8916920B2 (en) * | 2011-07-19 | 2014-12-23 | Macronix International Co., Ltd. | Memory structure with planar upper surface |
JP5667017B2 (ja) * | 2011-09-03 | 2015-02-12 | 猛英 白土 | 半導体装置及びその製造方法 |
CN104022121B (zh) * | 2014-06-23 | 2017-05-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
US10256098B2 (en) | 2015-10-29 | 2019-04-09 | Micron Technology, Inc. | Integrated assemblies containing germanium |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
JP2877462B2 (ja) * | 1990-07-23 | 1999-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2743571B2 (ja) * | 1990-10-18 | 1998-04-22 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
JPH0613627A (ja) * | 1991-10-08 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP3141520B2 (ja) * | 1992-05-26 | 2001-03-05 | ソニー株式会社 | 不揮発性記憶素子の製造方法 |
US5379255A (en) * | 1992-12-14 | 1995-01-03 | Texas Instruments Incorporated | Three dimensional famos memory devices and methods of fabricating |
US5382540A (en) * | 1993-09-20 | 1995-01-17 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
JPH07235649A (ja) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
US5414287A (en) * | 1994-04-25 | 1995-05-09 | United Microelectronics Corporation | Process for high density split-gate memory cell for flash or EPROM |
US5460988A (en) * | 1994-04-25 | 1995-10-24 | United Microelectronics Corporation | Process for high density flash EPROM cell |
US5508543A (en) * | 1994-04-29 | 1996-04-16 | International Business Machines Corporation | Low voltage memory |
US5432739A (en) * | 1994-06-17 | 1995-07-11 | Philips Electronics North America Corporation | Non-volatile sidewall memory cell method of fabricating same |
DE19526011C1 (de) * | 1995-07-17 | 1996-11-28 | Siemens Ag | Verfahren zur Herstellung von sublithographischen Ätzmasken |
-
1996
- 1996-01-05 DE DE19600307A patent/DE19600307C1/de not_active Expired - Fee Related
- 1996-12-11 UA UA98073472A patent/UA46079C2/uk unknown
- 1996-12-11 JP JP52472197A patent/JP3246917B2/ja not_active Expired - Fee Related
- 1996-12-11 WO PCT/DE1996/002386 patent/WO1997025744A1/de active IP Right Grant
- 1996-12-11 EP EP96946072A patent/EP0956592A1/de not_active Withdrawn
- 1996-12-11 KR KR10-1998-0705121A patent/KR100417449B1/ko not_active IP Right Cessation
- 1996-12-11 RU RU98114501/28A patent/RU2153210C2/ru not_active IP Right Cessation
- 1996-12-11 CN CNB961995459A patent/CN1286182C/zh not_active Expired - Fee Related
-
1997
- 1997-01-01 IN IN5CA1997 patent/IN190928B/en unknown
-
1998
- 1998-07-06 US US09/111,120 patent/US6157060A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1286182C (zh) | 2006-11-22 |
WO1997025744A1 (de) | 1997-07-17 |
KR19990076991A (ko) | 1999-10-25 |
CN1207204A (zh) | 1999-02-03 |
IN190928B (ru) | 2003-09-06 |
US6157060A (en) | 2000-12-05 |
UA46079C2 (uk) | 2002-05-15 |
JPH11502066A (ja) | 1999-02-16 |
DE19600307C1 (de) | 1998-01-08 |
JP3246917B2 (ja) | 2002-01-15 |
KR100417449B1 (ko) | 2004-06-04 |
EP0956592A1 (de) | 1999-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2153210C2 (ru) | Полупроводниковое запоминающее устройство с высокой степенью интеграции и способ изготовления полупроводникового запоминающего устройства | |
KR100415973B1 (ko) | Dram셀장치및그제조방법 | |
JP4659527B2 (ja) | 半導体装置の製造方法 | |
US7304343B2 (en) | Semiconductor memory device and manufacturing method for the same | |
US7745875B2 (en) | Method for producing a vertical field effect transistor | |
JP3615765B2 (ja) | リードオンリメモリセル装置の製造方法 | |
US20050196913A1 (en) | Floating gate memory structures and fabrication methods | |
US6949792B2 (en) | Stacked gate region of a memory cell in a memory device | |
US6359303B1 (en) | Split gate flash memory with virtual ground array structure and method of fabricating the same | |
US11527550B2 (en) | Memory array and a method used in forming a memory array | |
US20230369430A1 (en) | Memory device and manufacturing method thereof | |
JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
US6809372B2 (en) | Flash memory structure using sidewall floating gate | |
KR101142990B1 (ko) | 플래시 메모리 디바이스 | |
US7704831B2 (en) | Semiconductor memory device with bit line of small resistance and manufacturing method thereof | |
US6008087A (en) | Method to form high density NAND structure nonvolatile memories | |
JP2002141425A (ja) | フラッシュ・メモリセル性能を改良するための側壁プロセス | |
US11315635B2 (en) | Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same | |
US6303438B1 (en) | Method for manufacturing a nonvolatile semiconductor memory device having increased hot electron injection efficiency | |
KR100559523B1 (ko) | 플래시 메모리 소자의 셀 제조 방법 | |
KR100396387B1 (ko) | 저장 셀 장치 및 그 제조 방법 | |
US6924199B2 (en) | Method to form flash memory with very narrow polysilicon spacing | |
US6800893B2 (en) | Semiconductor circuit configuration and associated fabrication method | |
KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
KR20060062791A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20071212 |