UA46079C2 - Високоінтегрований напівпровідниковий запам'ятовуючий пристрій та спосіб його виготовлення - Google Patents
Високоінтегрований напівпровідниковий запам'ятовуючий пристрій та спосіб його виготовлення Download PDFInfo
- Publication number
- UA46079C2 UA46079C2 UA98073472A UA98073472A UA46079C2 UA 46079 C2 UA46079 C2 UA 46079C2 UA 98073472 A UA98073472 A UA 98073472A UA 98073472 A UA98073472 A UA 98073472A UA 46079 C2 UA46079 C2 UA 46079C2
- Authority
- UA
- Ukraine
- Prior art keywords
- columns
- layer
- doped
- etching
- polysilicon layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000463 material Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 11
- 239000003795 chemical substances by application Substances 0.000 claims description 9
- 229920000642 polymer Polymers 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 238000005275 alloying Methods 0.000 claims description 2
- 239000002966 varnish Substances 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- 230000010354 integration Effects 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Винахід стосується високоінтегрованого напівпровідникового запам'ятовуючого пристрою, що містить виконані в формі колон комірки постійного програмованого запам'ятовуючого пристрою з електричним стиранням (ЕСППЗП = ЕEPROM) з плаваючим затвором (Floating Gate) та керуючим затвором (Control Gate), а також способу його виготовлення. При цьому комірки ЕСППЗП виконують настільки тонкими, що вони повністю збіднені. Керуючий затвор комірки Split Gate Flash або Dual Gate Flash, які переважно використовуються, виконаний із р+-легованого напівпровідникового матеріалу, що навіть при повністю збідненому циліндрі дозволяє очікувати дуже добрі допорогові параметри.
Description
Опис винаходу
Винахід стосується високоінтегрованого напівпровідникового запам'ятовуючого пристрою, що містить 2 виконані в формі колонок комірки постійного програмованого запам'ятовуючого пристрою з електричним стиранням (ЕЕРКОМ - ЕСППЗП) з плаваючим затвором (Ріоаійіпд Саїйе) та керуючим затвором (Сопіго! Сайе).
Крім того, винахід стосується способу виготовлення такого напівпровідникового запам'ятовуючого пристрою.
При виготовленні напівпровідникових запам'ятовуючих пристроїв з високим ступенем інтеграції, зокрема електричне програмованих, енергонезалежних постійних запам'ятовуючих пристроїв, ступінь інтеграції, окрім 70 іншого, обмежений структурною точністю фотолітографії. За допомогою горизонтальної інтеграції комірок з тонкими багаторівневими затворами (Ріазп бЗіасКей Саїйе ) в елементах НЕ-Ї уже досягнута мінімальна площа комірки близько 7 Е?. Індексом Е позначений мінімальний розмір, що може бути досягнутий фотолітографією (тіпітаї! Теайиге віге).
Більш високий ступінь інтеграції може бути досягнутий за допомогою вертикального виконання комірок ПЗП в т формі циліндро- або колоноподібних транзисторів. За допомогою циліндрів розміром їмкм можуть бути виготовлені комірки з багаторівневими затворами площею близько 4,4 Е?. Менші розміри комірок за цією технологією недосяжні, тому що циліндри вже лежать на межі структурної точності фототехніки. Крім того, при подальшому зменшенні діаметрів циліндрів вони повністю збіднюються, внаслідок чого транзистори комірки в гр розрядженому стані більше не запираються. Цей ефект можна порівняти з проблемою омегегазе в ПЗП з багаторівневими затворами.
Високоінтегрований напівпровідниковий запам'ятовуючий пристрій вказаного вище виду відомий із патенту
США 5,414,287. Цей запам'ятовуючий пристрій виготовляють способом, при якому на р "-легованій підкладці виготовляють маски для травлення, за допомогою масок здійснюють анізотропне травлення для одержання с
КолоНн, в протравлені зони підкладки здійснюють п'"-імплантацію, на колонах та на розміщених між ними зонах нарощують оксидний шар, осаджують п"-легований полікремній для утворення плаваючих затворів і в і9) розміщених між колонами зонах шляхом анізотропного травлення знову видаляють, на по "-легований полікремній осаджують відокремлюючий діеєлектричний шар, на нього осаджують п'-легований полікремнієвий шар для утворення керуючих затворів, другий полікремнієвий шар ізотропно витравлюють, так що другий (є) полікремнієвий шар ще повністю охоплює перший полікремнієвий шар, на вершинах колон видаляють первинну їм маску для травлення і на цих місцях виготовляють контакти.
Із статті Реїп, Н., Ріштт, У. О.: Репогтапсе ої (Ше 3-О Репсі! Ріазп ЕРКОМ СеїЇ апа Метогу Атау, 0О5-2.: (ав)
ІЕЄЕЕЄЕ Тгапзасіопе оп ЕІесігоп ОЮОемісез5, МоЇ. 42, Мо. 11, Мометбрег 1995, стор. 1982 - 1991 відомий с
Високоінтегрований напівпровідниковий запам'ятовуючий пристрій із колонковою структурою, в якому колони виконані настільки тонкими, що вони повністю збіднені на носії зарядів. «
В основу винаходу покладено задачу розробки напівпровідникового запам'ятовуючого пристрою з високим ступенем інтеграції, який надійно працює навіть при сублітографічних розмірах. Крім того, іншою задачею винаходу є розробка способу виготовлення такого запам'ятовуючого пристрою. «
Поставлена задача вирішена тим, що у високоінтегрованому запам'ятовуючому пристрої, що містить п-канальні комірки постійного програмованого запам'ятовуючого пристрою з електричним стиранням (ЕЕРКОМ - ші с ЕСППЗП), виконані у формі колон з п'-легованою областю витоку, що простягається в нижній частині колони, та з» п'-легованою областю стоку, розміщеною на колоні, п'-легованим плаваючим затвором та керуючим затвором, причому, горизонтальні розміри колон вибрані таким чином, що колона повністю збіднена на носії заряду, плаваючий затвор розміщений на бокових стінках колони і охоплює колону, керуючий затвор охоплює колону і 42 плаваючий затвор і разом із розміщеним між ними ізоляційним шаром щонайменше частково розміщений на ть бокових стінках колони, керуючий затвор виготовлений із р'-легованого напівпровідникового матеріалу. (о) Повністю збіднені циліндри забезпечують дуже добрі допорогові характеристики. Завдяки р "-легованому о керуючому затвору, напруга запирання транзистора на стороні стоку навіть при малій товщині оксидного шару 5р Достатньо велика, внаслідок чого забезпечується надійне запирання. При цьому напруга запирання становить -і дещо менше, ніж 0,98. В початковому стані транзистор з плаваючим затвором відкритий, оскільки напруга
Ге запирання при повністю збідненій (шу дерієїед) структурі "метал-оксид-п-напівпровідник" (ПМОН - ММОЗ5) з п'-легованим плаваючим затвором внаслідок роботи виходу приймає негативне значення. При програмуванні, переважно гарячими носіями зарядів з позитивною напругою на стоку, комірки СППЗП можуть бути Запрограмовані шляхом зміщення напруги запирання до позитивних значень. Завдяки вкрай тонким циліндрам, досягається дуже високий ступінь інтеграції з площею комірки близько 1,5 Е 2 при виготовленні масок для іФ) травлення циліндрів за прямокутною технологією зі зниженим рівнем легування (спейсерною технологією), ко описаною в ранішій німецькій заявці Мо 195 26 011.
В переважній формі втілення винаходу комірки СППЗП виконуються у вигляді окремих транзисторів (рії бо Заїе Ріазі). За цієї технології керуючий затвор в підзоні відокремлений від повністю збідненого циліндра лише тонким ізоляційним шаром.
Однак, винахід може бути реалізованим також і в комірках з багаторівневими затворами.
Комірки СППЗП виготовляють переважно за кремнієвою технологією. Однак, принцип напівпровідникового запам'ятовуючого пристрою згідно з винаходом може бути застосований також і при германієвій або 65 арсенід-галієвій технології.
Згідно з винаходом, для виготовлення такого високоінтегрованого напівпровідникового запам'ятовуючого пристрою на р-легованій підкладці створюють маску для травлення, за допомогою маски здійснюють анізотропне травлення для одержання колон, здійснюють п "-імплантацію в зони витоків, колони очищають і на колонах та зонах між ними вирощують оксид, для утворення плаваючих затворів осаджують п "-легований полікремній, і в зонах між колонами знову видаляють шляхом анізотропного травлення, на п "-легований полікремній осаджують відокремлюючий діелектричний шар, осаджують засіб, що вирівнює поверхню, який витравлюють в нижній частині колон, ізотропно витравлюють відокремлюючий діелектричний шар та перший шар полікремнію поверх вирівнювального засобу, вирівнювальний засіб знову видаляють, на витравлених зонах вирощують оксид для затворів, на нього осаджують р'-легований шар полікремнію для утворення керуючих затворів, другий шар 70 полікремнію анізотропно витравлюють, так що другий шар полікремнію ще повністю охоплює перший шар полікремнію, а на вершинах колон видаляють первинну маску для травлення і на них утворюють контакти стоків.
В переважній формі втілення способу згідно з винаходом маску для травлення одержують шляхом травлення допоміжного шару за допомогою двох перехресних спейсерних ліній, причому, растр, утворений зонами перетину, утворює маску для травлення. Відстань між паралельними спейсерними лініями визначається 79 фотолітографічне досяжною величиною Е. Однак, ширина окремих спейсерних ліній визначається лише товщиною спейсерного шару і спейсерною технологією, а не структурною точністю фототехнологи. Тому одержані таким чином зони перетину спейсерних ліній можуть мати розміри, майже в 4 рази менші, ніж структури, виготовлені безпосередньо фотолітографічним способом.
Для п'-легування зон витоків використовують переважно елемент п'ятої основної групи, зокрема арсен.
Перед легуванням полімери, які виникають на бокових стінках колон при їх травленні, і є масками при імплантації, після імплантації ізотропне витравлюють. Таким чином, утворені при травлені як побічний продукт, полімери на бокових стінках колон одночасно в ролі масок при імплантації забезпечують чистоту процесу виготовлення.
На перший, п'"-легований полікремнієвий шар, який утворює плаваючий затвор, шляхом оксидування або сч 29 осадження наносять інтерполідіелектрик, переважно оксидно-нітридно-оксидний шар. Як вирівнювальний засіб Ге) використовують переважно лак, оскільки він легко наноситься і протравлюється, і може бути знову видалений селективно відносно інших матеріалів.
В особливо переважній формі втілення винаходу колони в напрямку шин слів розміщують на меншій відстані одна від одної, ніж в напрямку розрядних шин. При цьому особливо доцільним є протравлювання другого Ф полікремнієвого шару, який утворює керуючий затвор, протравлювати настільки, щоб в напрямку шин слів між - керуючими затворами окремих колон або, відповідно, комірок, було сполучення, а в напрямку шин розрядів - ні.
Таким чином одержують самосуміщену (ЗеГаїйдпеа) шину слів. о
Нижче винахід детальніше пояснюється з використанням схематичного зображення прикладу виконання. На (Се) кресленнях представлено: фіг.1 - 7, 9 ії 10 схематичне зображення різних стадій технологічного процесу за допомогою перерізу вздовж З розрядної шини; фіг.8 і 11 ілюстрація стадій технологічного процесу за допомогою поперечного перерізу вздовж шини слів, які відповідають стадіям згідно з фіг.7 та 10; « дю фіг.12 вид зверху на матрицю ПЗП з регулярною структурою. з
На фіг.1 зображена р'-легована підкладка 1, що є частиною напівпровідникової пластини зі сформованими с структурами майбутньої інтегральної схеми. На цій плоскій підкладці шляхом нанесення оксидного шару та :з» розміщеного на ньому допоміжного шару полікремнію утворені сублітографічні маски для травлення, в результаті чого за допомогою перехресних ліній спейсерів (шарів зі зниженим ступенем легування) створюється
Маска 2 для травлення, структурні розміри якої визначаються лише товщиною осадженого шару та спейсерною їз технологією. Таким чином, утворюється зображена маска 2 для травлення з іще наявним на ній тонким залишковим шаром З аморфного кремнію або полікремнію. Оксидні маски одержують або шляхом теплового (о) оксидування, або шляхом осадження ТЕО5. Можливе також використання нітриду. о На фіг.2 показано, як підкладка 1 з цією маскою 2 анізотропне протравлена з утворенням колон 4.
Зображені на фіг.3 стрілки 5 символізують загальну імплантацію витоків (Соттоп Зоицйгсе Ітптріапіайоп) у - протравлені зони підкладки, п'-леговані арсеном зони підкладки мають позиційне позначення 6. При
Ге) реактивному іонному травленні (геасіїме іоп аїспіпда) на бокових стінках колон 4 виникають полімери, які утворюють захисний шар 7, який перешкоджає імплантації в колони. Після імплантації полімери захисного шару 7 видаляють і кремній ізотропне протравлюють з метою одержання чистих поверхонь на бокових стінках колон 4.
На фіг.4 показано, що на очищені таким чином колони 4 переважно шляхом нарощування наносять оксид тунельного переходу 8 і осаджують шар п'-легованого полікремнію. Цей полікремнієвий шар 9 слугує для о утворення плаваючих затворів. ко Наступні етапи технологічного процесу пояснюються за допомогою фіг.5. Спочатку шляхом анізотропного селективного травлення полікремнієвий шар 9 витравлюють на протравлених зонах підкладки. При цьому бо видаляється також частина полікремнієвого шару на вершинах колон 4 і на краях вершин колон виникають заокруглення або нерівності. Потім шляхом оксидування або осадження як ізоляційний шар виготовляють відокремлюючий діелектричний шар 10. Для цього використовують переважно оксидно-нітридно-оксидний шар (ОМО-шар). На нього осаджують вирівнювальний засіб 11, зокрема, лак, і протравлюють настільки, що покритою залишається нижня частина колон 4. 65 Багатошарову структуру з відокремлюючого діелектричного шару 10 та п'-легованого полікремнієвого шару 9 над вирівнювальним засобом 11 ізотропне і переважно шляхом плазмового травлення витравлюють аж до колон 4. Потім вирівнювальний засіб 11 повністю видаляють і термічно вирощують оксидний ізоляційний шар 12 затвора послідовного транзистора комірки рій Сайе. Таким чином, в нижній частині колони 4 залишається п'-леговане кільце першого полікремнієвого шару 9, яке утворює плаваючий затвор 14 (Ріоайпд Саїйє). На оксидний ізоляційний шар 12 затвора або залишковий ізоляційний шар 10 осаджують другий полікремнієвий шар 13, який легують р'-домішкою. Цей другий кремнієвий шар 13 слугує для утворення керуючого затвора (Сопіго!
Саїйе). Ця стадія технологічного процесу відображена на фіг.б.
На фіг.7 і 8 показано, як шляхом анізотропного травлення другого полікремнієвого шару 13 одержують друге спейсерне кільце, яке повністю охоплює перше спейсерне кільце. Це друге спейсерне кільце утворює керуючий 70 затвор 15 комірки Зрій Сайе Ріазп СППЗП, який повністю охоплює плаваючий затвор 14. Товщину другого полікремнієвого шару 13 вибирають такою, що він при анізотропному травленні в напрямку протравленої підкладки витравлюється повністю. Це показано на фіг.7. На фіг8 зображено переріз у напрямку, перпендикулярному до зображеного на фіг.7 в якому колони 4 стоять дещо ближче одна до іншої, завдяки чому керуючий затвор 15 однієї комірки перекривається із керуючим затвором 15 сусідньої комірки. Таким чином, в 75 Цьому напрямку утворюється самосуміщена шина слів (самосуміщений керуючий затвор).
На наступному етапі видаляють первинну маску 2 (див. фіг.1), як показано на фіг.9. На наступному етапі, зображеному на фіг.10, вершини колон 4 легують п'-домішкою. Ці п'-леговані зони на фіг.10 позначені індексом 16. Вершини колон служать для утворення виводу стоку і леговані домішкою такого ж типу провідності, що й виводи витоків, розміщені в п'-легованих зонах 6 підкладки. Однак, перед імплантацією у верхні зони 16 колон наносять вирівнювальний оксидний шар 17 і протравлюють до верхівок колон 4. Може бути осаджений також ТЕО5-шар потрібної товщини і протравлений за допомогою хіміко-механічного полірування (Спето
Меспапіса! Роїїзпіпяа). Лиш після цього здійснюють імплантацію в зони 16, оскільки розміщені нижче зони затворів захищені вирівнювальним оксидним шаром 17. Як показано на фіг. 10, контакти стоків з'єднують металевою доріжкою 18. Металева доріжка прокладена в напрямку розрядної шини. с
Фіг.11 відповідає тій же стадії технологічного процесу, що й фіг.10, однак, відображає переріз вздовж г) шини слів. Видно, що металеві доріжки 18 прокладені лише вздовж розрядних шин. В разі, коли маски для травлення колон виготовлені за спейсерною технологією, за цією ж технологією виготовляють і металеві доріжки 18, наприклад, шляхом хімічного осадження вольфраму із парової фази на допоміжний оксидний шар.
Вид зверху на виготовлену таким чином регулярно структуровану матрицю запам'ятовуючого пристрою б» відображено на фіг.12. На ньому видно колони 4, оточені плаваючими затворами 14, в свою чергу охопленими М керуючими затворами 15. В напрямку шин слів керуючі затвори 15 виконані з перекриттям, внаслідок чого утворюється самосуміщена шина слів. В напрямку шин розрядів керуючі затвори 15 відокремлені один від о одного, однак зв'язок між ними утворений металевими доріжками 18, зображеними штриховими лініями. Комірка Ге запам'ятовуючого пристрою має розмір близько 1,0 Е в напрямку шин слів і 1,5 Е в напрямку розрядних шин. З
Зо точки зору функціональності окремі комірки відповідають звичайним коміркам Орій Саїе Бази. Повністю « збіднені циліндри дозволяють очікувати дуже добрі допорогові характеристики. Завдяки р "-легованому керуючому затвору, напруга запирання транзистора 5рій Сайе на стороні стоку достатньо висока навіть при малій товщині оксидного шару. « - с
Claims (10)
- Формула винаходу ;»" 1. Високоіїнтегрований напівпровідниковий запам'ятовуючий пристрій, що містить п-канальні комірки постійного програмованого запам'ятовуючого пристрою з електричним стиранням (ЕСППЗП-ЕЕРКОМ), виконані у формі колон з п'-легованою областю (б) витоку, що простягається в нижній частині колони (4), та п"-легованою е областю (16) стоку, розміщеною на колоні (4), п'-легованим плаваючим затвором (14) та керуючим затвором (о) (15), причому, горизонтальні розміри колон (4) вибрані таким чином, що колона (4) повністю збіднена на носії о заряду, плаваючий затвор (14) розміщений на бокових стінках колони (4) і охоплює колону (4), керуючий затвор (153 охоплює колону (4) і плаваючий затвор (14) і разом із розміщеним між ними ізоляційним шаром (10) -і 20 щонайменше частково розміщений на бокових стінках колони (4), який відрізняється тим, що керуючий затвор Ге; (15) виготовлений із р'-легованого напівпровідникового матеріалу.
- 2. Високоінтегрований напівпровідниковий запам'ятовуючий пристрій за п. 1, який відрізняється тим, що п-канальна комірка ЕСППЗП виготовлена за кремнієвою технологією.
- 3. Спосіб виготовлення високоінтегрованого напівпровідникового запам'ятовуючого пристрою за п. 1, який містить такі стадії: (Ф, а) на р"-легованій підкладці (1) виготовляють маску (2) для травлення, ка б) за допомогою маски (2) шляхом анізотропного травлення виготовляють колони (4), в) у протравлені зони (6) підкладки здійснюють п'-імплантацію, 60 г) колони (4) очищують і на колонах (4) та на розміщених між ними областях нарощують оксидний шар (8), д) осаджують п'-легований полікремнієвий шар (9) для утворення плаваючого затвора, який в зонах між колонами (4) видаляють шляхом анізотропного травлення, е) на п'-легований полікремнієвий шар (9) осаджують відокремлюючий діелектричний шар (10), є) осаджують вирівнювальний засіб (11) і протравлюють його настільки, що покритою залишається нижня б5 частина колон (4), ж) відокремлюючий діелектричний шар (10) і перший полікремнієвий шар (9) ізотропно витравлюють над вирівнювальним середовищем (11), з) на витравлених зонах нарощують оксидний шар (12) затвора, и) на нього осаджують р'"-легований полікремнієвий шар (13) для утворення керуючого затвора, ї) другий полікремнієвий шар (13) ізотропно витравлюють таким чином, що другий полікремнієвий шар (13) повністю охоплює перший полікремнієвий шар (12), ї) на вершинах колон (4) видаляють первинну маску (2) для травлення і там утворюють контакти.
- 4. Спосіб за п. З, який відрізняється тим, що на стадії а) маску (2) для травлення одержують шляхом травлення допоміжного шару з двома перехресними спейсерними лініями, причому растр, утворений зонами 70 перетину спейсерних ліній, утворює маску для травлення.
- 5. Спосіб за п. З або 4, який відрізняється тим, що на стадії в) здійснюють легування елементом п'ятої основної групи, зокрема арсеном.
- 6. Спосіб за одним із пп. З - 5, який відрізняється тим, що полімери, утворені на бокових стінках колон на стадії б), після імплантації на стадії в) ізотропно витравлюють.
- 7. Спосіб за одним із пп. З - б який відрізняється тим, що на стадії е) як відокремлюючий діелектричний шар використовують оксидно-нітридно-оксидний шар (шар ОМО).
- 8. Спосіб за одним із пп. З - 7, який відрізняється тим, що на стадії є) як вирівнювальний засіб (11) використовують лак.
- 9. Спосіб за одним із пп. З - 8, який відрізняється тим, що колони (4) в напрямку шин слів розміщують на меншій відстані одна від іншої, ніж в напрямку розрядних шин.
- 10. Спосіб згідно з п. 9, який відрізняється тим, що на стадії ї) другий полікремнієвий шар (13) витравлюють настільки, що утворений другим полікремнієвим шаром керуючий затвор (15) у напрямку шин слів має зв'язок із сусіднім керуючим затвором, а в напрямку розрядних шин не має зв'язку із сусіднім керуючим затвором. с щі 6) (о) у «в) (Се) «- . и? щ» (о) («в) -і іЧе) іме) 60 б5
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19600307A DE19600307C1 (de) | 1996-01-05 | 1996-01-05 | Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers |
| PCT/DE1996/002386 WO1997025744A1 (de) | 1996-01-05 | 1996-12-11 | Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA46079C2 true UA46079C2 (uk) | 2002-05-15 |
Family
ID=7782235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA98073472A UA46079C2 (uk) | 1996-01-05 | 1996-12-11 | Високоінтегрований напівпровідниковий запам'ятовуючий пристрій та спосіб його виготовлення |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6157060A (uk) |
| EP (1) | EP0956592A1 (uk) |
| JP (1) | JP3246917B2 (uk) |
| KR (1) | KR100417449B1 (uk) |
| CN (1) | CN1286182C (uk) |
| DE (1) | DE19600307C1 (uk) |
| IN (1) | IN190928B (uk) |
| RU (1) | RU2153210C2 (uk) |
| UA (1) | UA46079C2 (uk) |
| WO (1) | WO1997025744A1 (uk) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358062B1 (ko) * | 1998-12-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 플래쉬메모리셀및그의제조방법 |
| JP3743486B2 (ja) | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6522587B1 (en) * | 1999-06-23 | 2003-02-18 | Seiko Epson Corporation | Non-volatile semiconductor memory devices |
| JP2001007227A (ja) | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2001060674A (ja) | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6518123B2 (en) | 2001-06-14 | 2003-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device with annular floating gate electrode and method for fabrication thereof |
| DE10130766B4 (de) | 2001-06-26 | 2005-08-11 | Infineon Technologies Ag | Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors |
| EP1417704B1 (en) * | 2001-08-06 | 2009-02-04 | Nxp B.V. | Method of manufacturing a non-volatile memory transistor with an access gate on one side of a control gate/floating-gate stack using a spacer |
| DE10146215A1 (de) * | 2001-09-19 | 2003-04-10 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und Halbleiterspeicherelement-Anordnung |
| US6794699B2 (en) * | 2002-08-29 | 2004-09-21 | Micron Technology Inc | Annular gate and technique for fabricating an annular gate |
| DE10241172B4 (de) * | 2002-09-05 | 2008-01-10 | Qimonda Ag | Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung |
| DE10304654A1 (de) * | 2003-02-05 | 2004-08-19 | Infineon Technologies Ag | Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzelle |
| US7276754B2 (en) * | 2003-08-29 | 2007-10-02 | Micron Technology, Inc. | Annular gate and technique for fabricating an annular gate |
| US7388251B2 (en) * | 2004-08-11 | 2008-06-17 | Micron Technology, Inc. | Non-planar flash memory array with shielded floating gates on silicon mesas |
| KR100640620B1 (ko) * | 2004-12-27 | 2006-11-02 | 삼성전자주식회사 | 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법 |
| KR100680291B1 (ko) * | 2005-04-22 | 2007-02-07 | 한국과학기술원 | Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 |
| WO2006132158A1 (ja) * | 2005-06-10 | 2006-12-14 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置およびその製造方法 |
| US7867845B2 (en) * | 2005-09-01 | 2011-01-11 | Micron Technology, Inc. | Transistor gate forming methods and transistor structures |
| KR100682537B1 (ko) | 2005-11-30 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| US20070267618A1 (en) * | 2006-05-17 | 2007-11-22 | Shoaib Zaidi | Memory device |
| US9461182B2 (en) * | 2007-05-07 | 2016-10-04 | Infineon Technologies Ag | Memory cell |
| KR100958627B1 (ko) * | 2007-12-27 | 2010-05-19 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
| JP5404149B2 (ja) * | 2009-04-16 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8077512B2 (en) * | 2009-08-18 | 2011-12-13 | Nanya Technology Corp. | Flash memory cell and method for operating the same |
| US8916920B2 (en) * | 2011-07-19 | 2014-12-23 | Macronix International Co., Ltd. | Memory structure with planar upper surface |
| JP5667017B2 (ja) * | 2011-09-03 | 2015-02-12 | 猛英 白土 | 半導体装置及びその製造方法 |
| CN104022121B (zh) * | 2014-06-23 | 2017-05-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US10256098B2 (en) | 2015-10-29 | 2019-04-09 | Micron Technology, Inc. | Integrated assemblies containing germanium |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
| US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
| JP2877462B2 (ja) * | 1990-07-23 | 1999-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2743571B2 (ja) * | 1990-10-18 | 1998-04-22 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| JPH0613627A (ja) * | 1991-10-08 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP3141520B2 (ja) * | 1992-05-26 | 2001-03-05 | ソニー株式会社 | 不揮発性記憶素子の製造方法 |
| US5379255A (en) * | 1992-12-14 | 1995-01-03 | Texas Instruments Incorporated | Three dimensional famos memory devices and methods of fabricating |
| US5382540A (en) * | 1993-09-20 | 1995-01-17 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| JPH07235649A (ja) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US5460988A (en) * | 1994-04-25 | 1995-10-24 | United Microelectronics Corporation | Process for high density flash EPROM cell |
| US5414287A (en) * | 1994-04-25 | 1995-05-09 | United Microelectronics Corporation | Process for high density split-gate memory cell for flash or EPROM |
| US5508543A (en) * | 1994-04-29 | 1996-04-16 | International Business Machines Corporation | Low voltage memory |
| US5432739A (en) * | 1994-06-17 | 1995-07-11 | Philips Electronics North America Corporation | Non-volatile sidewall memory cell method of fabricating same |
| DE19526011C1 (de) * | 1995-07-17 | 1996-11-28 | Siemens Ag | Verfahren zur Herstellung von sublithographischen Ätzmasken |
-
1996
- 1996-01-05 DE DE19600307A patent/DE19600307C1/de not_active Expired - Fee Related
- 1996-12-11 JP JP52472197A patent/JP3246917B2/ja not_active Expired - Fee Related
- 1996-12-11 RU RU98114501/28A patent/RU2153210C2/ru not_active IP Right Cessation
- 1996-12-11 UA UA98073472A patent/UA46079C2/uk unknown
- 1996-12-11 WO PCT/DE1996/002386 patent/WO1997025744A1/de active IP Right Grant
- 1996-12-11 CN CNB961995459A patent/CN1286182C/zh not_active Expired - Fee Related
- 1996-12-11 KR KR10-1998-0705121A patent/KR100417449B1/ko not_active IP Right Cessation
- 1996-12-11 EP EP96946072A patent/EP0956592A1/de not_active Withdrawn
-
1997
- 1997-01-01 IN IN5CA1997 patent/IN190928B/en unknown
-
1998
- 1998-07-06 US US09/111,120 patent/US6157060A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0956592A1 (de) | 1999-11-17 |
| KR100417449B1 (ko) | 2004-06-04 |
| RU2153210C2 (ru) | 2000-07-20 |
| KR19990076991A (ko) | 1999-10-25 |
| JPH11502066A (ja) | 1999-02-16 |
| JP3246917B2 (ja) | 2002-01-15 |
| US6157060A (en) | 2000-12-05 |
| DE19600307C1 (de) | 1998-01-08 |
| WO1997025744A1 (de) | 1997-07-17 |
| CN1207204A (zh) | 1999-02-03 |
| IN190928B (uk) | 2003-09-06 |
| CN1286182C (zh) | 2006-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| UA46079C2 (uk) | Високоінтегрований напівпровідниковий запам'ятовуючий пристрій та спосіб його виготовлення | |
| US7745875B2 (en) | Method for producing a vertical field effect transistor | |
| US7098502B2 (en) | Transistor having three electrically isolated electrodes and method of formation | |
| US6831310B1 (en) | Integrated circuit having multiple memory types and method of formation | |
| US20210210623A1 (en) | Methods Of Forming NAND Cell Units | |
| JP5265852B2 (ja) | マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法 | |
| US20050224847A1 (en) | Semiconductor memory device and manufacturing method for the same | |
| CN108231784B (zh) | 分栅闪速存储器单元中的选择栅极自对准图案化 | |
| KR100842401B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| US11804529B2 (en) | Memory device and manufacturing method thereof | |
| WO2022071982A1 (en) | Split-gate non-volatile memory cells with erase gates disposed over word line gates, and method of making same | |
| US11211469B2 (en) | Third generation flash memory structure with self-aligned contact and methods for forming the same | |
| KR20050007373A (ko) | Ｅｅｐｒｏｍ 구조체 제조 방법 및 동형의 대칭형ｅｅｐｒｏｍ 구조체 제조 방법 | |
| US6008087A (en) | Method to form high density NAND structure nonvolatile memories | |
| US20040152268A1 (en) | Novel method of fabricating split gate flash memory cell without select gate-to-drain bridging | |
| US7602005B2 (en) | Memory devices including spacer-shaped electrodes on pedestals and methods of manufacturing the same | |
| WO2008021646A2 (en) | Eeprom memory array having 5f2 cells | |
| US6033956A (en) | Method to form contactless array for high density nonvolatile memories | |
| US6924199B2 (en) | Method to form flash memory with very narrow polysilicon spacing | |
| US6091100A (en) | High density NAND structure nonvolatile memories | |
| JP2009135214A (ja) | 半導体記憶装置およびその製造方法 | |
| US20060054963A1 (en) | Non-volatile and non-uniform trapped-charge memory cell structure and method of fabrication | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| USPC | Charpin-Nicolle et a].(45) Date of Patent: Oct. 21, 2014 |