EP0956592A1 - Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers - Google Patents

Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers

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Publication number
EP0956592A1
EP0956592A1 EP96946072A EP96946072A EP0956592A1 EP 0956592 A1 EP0956592 A1 EP 0956592A1 EP 96946072 A EP96946072 A EP 96946072A EP 96946072 A EP96946072 A EP 96946072A EP 0956592 A1 EP0956592 A1 EP 0956592A1
Authority
EP
European Patent Office
Prior art keywords
columns
control gate
doped
gate
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP96946072A
Other languages
English (en)
French (fr)
Inventor
Martin Kerber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0956592A1 publication Critical patent/EP0956592A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the invention relates to a highly integrated semiconductor memory having a columnar EPROM cell with a floating gate and a control gate.
  • the invention further relates to a method for producing such a semiconductor memory.
  • a higher integration density can be achieved with a vertical design of the EPROM cells in the form of cylindrical or columnar transistors.
  • stacked gate flash cells With a cell area of approximately
  • the object of the invention is to create a semiconductor memory of the type mentioned at the outset, which can also be lithographic dimensions works reliably.
  • a method for producing such a memory is to be created.
  • the column-shaped or cylindrical EPROM cells are made so thin that they are completely depleted, the control gate directly at least in a partial area with an interposed insulator layer arranged in the column and the control gate formed from p + -doped semiconductor material.
  • the completely depleted cylinders ensure very good threshold behavior. Due to the p + -doped control gate, the threshold voltage of the transistor on the drain side is sufficiently large, even with a small oxide thickness, which ensures safe blocking behavior.
  • the threshold voltage is slightly more than 0.9 V.
  • the floating gate transistor In the initial state, the floating gate transistor conducts, since the threshold voltage in the case of fully depleted NMOS with n + doped floating gate assumes negative values due to the work function
  • the EPROM cells can be programmed to more positive values by shifting the threshold voltage, preferably with hot charge carriers with a positive voltage at the drain.
  • the extremely thin cylinders achieve a very high integration density with a cell area of approximately 1.5 * F 2 if the etching masks for the cylinders are produced by an orthogonal spacer technique as described in the older German patent application 195 26 011.
  • the EPROM cells are designed as split gate flash cells.
  • the control gate is only separated from the completely depleted cylinder in a partial area by a thin insulator layer.
  • the invention can also be implemented with stacked gate flash cells.
  • the EPROM cells are preferably manufactured using silicon technology.
  • the principle of the semiconductor memory according to the invention is also conceivable in germanium or gallium arsenide technology.
  • etching masks are produced on a p-doped substrate wafer, anisotropic etching for producing the columns is carried out with the etching masks, an n + implantation is carried out in the source regions, the columns are cleaned and an oxide is grown on the columns and the surfaces in between, n + -doped polysilicon is deposited to form the floating gate and is removed in the area of the surfaces between the columns by anisotropic etching, on which n + -doped polysilicon, an interpolydielectric is deposited, a planarizing medium is deposited and etched back onto the lower column area, the interpoly dielectric and the first polysilicon layer above the planarizing medium are isotropically etched so that the planarizing medium is removed again
  • a gate oxide is grown on the etched-off areas, a p + -doped polysilicon layer is deposited thereon to form the control gate
  • the etching mask is produced by etching an auxiliary layer with two intersecting spacer lines, the areas of the spacer lines formed grid forms the etching mask.
  • the distance of the parallel spacer lines from one another is determined by the size F that can be achieved by photolithography.
  • the width of the individual spacer lines is only determined by the layer thickness of the spacer layer used and the spacer technique and not by the structural fineness of the photo technique. The crossing regions of the spacer lines formed in this way can therefore be produced by almost a factor 4 smaller than the structures produced directly by photolithography.
  • An element of the fifth main group and in particular arsenic is preferably used for n + doping of the source regions.
  • the side wall polymers which formed during the etching of the columns and also mask the implantation are expediently etched isotropically after the implantation. In this way, the side wall polymers formed as a by-product during the etching can simultaneously guarantee an unclean manufacturing process as an implantation mask.
  • ONO is preferably produced or deposited as an interpolydielectric by oxidation on the first, n + " doped polysilicon layer which forms the floating gate.
  • Lacquer is preferably used as the planarizing medium, since it is easy to apply and etch back, and selectively the other materials can be removed.
  • the columns are produced in the word line direction with a smaller spacing from one another than in the bit line direction. It is particularly advantageous to etch back the second polysilicon layer that forms the control gate to such an extent that there is a connection between the control gates of the individual columns or cells in the word line direction and not in the bit line direction. This creates a self-aligned word line.
  • the invention is explained in more detail below on the basis of an exemplary embodiment shown in the schematic drawing. Show in detail
  • etching mask 1 shows a p + -doped substrate 1 which forms part of a wafer.
  • Sublithographic etching masks are created on this flat substrate wafer by applying an oxide layer and an overlying auxiliary poly-silicon layer, by using intersecting spacer lines to produce an etching mask 2, the structure size of which is determined only by the layer thickness and the spacer technology.
  • the etching masks 2 shown are produced with the thin residual layer of amorphous silicon or polysilicon 3 still above them.
  • the oxide etching masks are either thermally oxidized or produced by a TEOS deposition. The use of nitride is also possible.
  • FIG. 2 shows how the substrate 1 is etched anisotropically with this etching mask 2, so that the columns 4 are formed.
  • the arrows denoted by 5 in FIG. 3 symbolize the common source implantation (common source implantation) into the etched back substrate areas.
  • the substrate regions doped with arsenic n + " are provided with reference number 6.
  • RIE etching reactive ion etching
  • 4 polymers have formed on the side walls of the columns, which form a protective layer 7 on the columns and thus prevent implantation in the columns After the implantation, the polymers of the protective layer 7 are removed and the silicon isotropically overetched in order to obtain clean surfaces on the side walls of the columns 4.
  • FIG. 4 shows that a tunnel oxide 8 has been applied to the cleaned columns 4, preferably by growth, and a layer n + doped polysilicon has been deposited. This polysilicon layer 9 is used to form the floating gate.
  • the poly-silicon layer 9 is etched on the back-etched substrate regions in an anisotropic selective etching. In this case, the part of the polysilicon layer on the tips of the columns 4 is also removed, and roundings or bulges occur at the corners of the column tips.
  • An interpolydielectric 10 is then produced by oxidation or deposition. ONO is preferably used for this purpose.
  • a planarizing medium 11, in particular lacquer, is deposited thereon and etched back to such an extent that the lower region of the columns 4 is covered.
  • the sandwich of interpolydielectric 10 and the n + " doped polysilicon layer 9 is isotropically etched back above the planarizing medium 11 and preferably by plasma etching down to the column 4. Then the planarizing medium 11 is completely removed and a gate oxide 12 of the series transistor The split gate cell has grown thermally, so that an n + -doped ring from the first polysilicon layer 9 is left in the lower region of the columns 4, which is the floating Gate 14 forms.
  • a second polysilicon layer 13, which is doped with p + " is deposited on the gate oxide 12 or the remaining interpolydielectric layer 10. This second silicon layer 13 serves to form the control gate. This process state is shown in FIG. 6.
  • FIG. 7 and 8 show how the second polysilicon layer 13 is anisotropically etched, so that a second spacer ring is formed which completely surrounds the first spacer ring.
  • This second spacer ring forms the control gate 15 of the split gate flash EPROM cell, which completely surrounds the floating gate 14.
  • the thickness of the second polysilicon layer 13 is selected such that it is etched back in one direction up to the etched-back substrate base during the anisotropic etching. This is shown in FIG. 7. 8 shows a section through the direction perpendicular thereto, in which the columns 4 are somewhat closer to one another, so that the control gates 15 each have an overlap with the control gate 15 of the neighboring cell.
  • a self-aligned word gate self-aligned control gate
  • the remaining tip of the column 4 is n + -doped.
  • This n + " doped region is identified in FIG. 10 by reference numeral 16.
  • the column tip serves to form the drain connection and is doped with the same conductivity type as the source connection in the likewise n +" doped substrate regions 6.
  • a planarizing oxide 17 is applied and etched back up to the upper limit of the columns 4.
  • a TEOS layer with a suitable thickness can also be deposited and etched back by CMP (Chemo Mechanical Polishing). Only then does the implant tion in the areas 16, since the underlying gate areas are protected by the planarizing oxide 17.
  • the drain contacts are connected by a metal track 18. The metal path is continuous in the direction of the bit line.
  • the metal tracks 18 are therefore only formed along the bit line direction.
  • the metal tracks 18 are also produced by spacer technology, e.g. by CVD deposition of tungsten on an auxiliary oxide layer.
  • FIG. 12 A plan view of a cross-sectional periodic memory cell array produced in this way is shown in FIG. 12. This shows the columns 4 with the floating gate 14 surrounding them and the control gate 15 formed around them. In the word line direction, the control gate 15 form an overlap, so that a self-aligned word line is formed. The control gates 15 are separated from one another in the bit line direction, but there is a connection by means of the metal tracks 18 indicated by dashed lines.
  • a memory cell has a size of approximately 1.0 F in the direction of the word line and 1.5 F in the direction of the bit line. In terms of functionality, the individual memory cells correspond to the conventional split gate flash cells. The completely depleted cylinders suggest very good sub-threshold behavior. Due to the p + " doped control gate, the threshold voltage of the split gate transistor on the drain side is sufficiently large even with a small oxide thickness.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft einen hochintegrierten Halbleiterspeicher mit einer säulenförmig ausgebildeten EPROM Zelle mit einem Floating Gate und einem Control Gate und ein Verfahren zur Herstellung desselben. Die EPROM Zelle ist dabei so dünn ausgebildet, dass sie vollständig verarmt ist. Das Control Gate der bevorzugt verwendeten Split Gate Flash EPROM Zelle oder der Dual Gate Flash EPROM Zelle besteht aus p<+-> dotiertem Halbleitermaterial, so dass die vollständig verarmten Zylinder ein sehr gutes Unterschwellenverhalten erwarten lassen.

Description

Beschreibung
Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
Die Erfindung betrifft einen hochintegrierten Halbleiterspei¬ cher mit einer säulenförmig ausgebildeten EPROM Zelle mit einem Floating Gate und einem Control Gate. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung eines solchen Halblei¬ terspeichers.
Bei hochintegrierten Halbleiterspeichern, insbesondere bei elektrisch programmierbaren, nicht flüchtigen Speichern (EPROM) ist die Integrationsdichte unter anderem durch die Struktur¬ feinheit der Photolitographie begrenzt. Mit einer lateralen In¬ tegration von Stacked Gate Flash Zellen in NAND-Anordnung wer¬ den bereitε minimale Zellflächen von etwa 7*FJ hergestellt. F bezeichnet dabei die minimale durch die Photolitographie er- reichbare Länge (minimal feature size) .
Eine höhere Integrationsdichte ist mit einer vertikalen Ausfüh¬ rung der EPROM Zellen in Form von zylinderförmigen oder säulen¬ förmigen Transistoren erreichbar. Mit lμm Zylindern können Stacked Gate Flash Zellen mit einer Zellfläche von ungefähr
4,4*F2 hergestellt werden. Kleinere Zellflächen sind nach die¬ ser Technik nicht herstellbar, da die Zylinder bereits an der Grenze der Strukturfeinheit der Phototechnik liegen. Außerdem sind bei weiterer Verkleinerung der Zylinderdurchmesser diese vollständig verarmt, so daß die Zelltransistoren im entladenen Zustand nicht mehr sperren. Dieser Effekt ist vergleichbar mit dem Overerase Problem bei Stacked Gate Speichern.
Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspei- eher der eingangs genannten Art zu schaffen, der auch mit sub- lithographischen Abmessungen zuverlässig arbeitet. Außerdem soll ein Verfahren zur Herstellung eines solchen Speichers geschaffen werden.
Zur Lösung der Aufgabe werden nach dem Grundgedanken der Erfin¬ dung gemäß Anspruch l die säulen- oder zylinderförmigen EPROM- Zellen so dünn auεgebildet, daß sie vollständig verarmt sind, das Control Gate zumindest in einem Teilbereich mit einer da¬ zwischen- liegenden Isolatorschicht direkt auf der Säule ange- ordnet und das Control Gate aus p+-dotiertem Halbleitermaterial gebildet.
Die vollständig verarmten Zylinder gewährleisten ein sehr gutes Unterschwellenverhalten. Durch das p+-dotierte Control Gate iεt die EinsatzSpannung des Transistors auf der Drain Seite auch bei kleiner Oxiddicke ausreichend groß, wodurch sicheres Sperr¬ verhalten gewährleistet wird. Die Einsatzspannung beträgt dabei etwas mehr als 0,9 V. Im Anfangszustand leitet der Floating Gate Transistor, da die EinεatzSpannung bei vollständig verarm- ten (fully depleted) NMOS mit n+"dotiertem Floating Gate wegen der Austrittsarbeit negative Werte annimmt. Durch Programmie¬ rung, vorzugsweise mit heißen Ladungsträgern mit positiver Spannung am Drain, können die EPROM Zellen durch Verschiebung der Einsatzspannung zu positiveren Werten programmiert werden. Durch die extrem dünnen Zylinder wird eine sehr hohe Integrati¬ onsdichte mit einer Zellfläche von ungefähr 1,5*F2 erreicht, wenn die Ätzmasken für die Zylinder durch eine orthogonale Spacertechnik hergestellt werden, wie sie in der älteren deut¬ schen Patentanmeldung 195 26 011 beschrieben ist.
In einer bevorzugten Ausführungsform werden die EPROM Zellen als Split Gate Flash Zellen ausgebildet. Bei dieser Technik ist das Control Gate in einem Teilbereich nur durch eine dünne Iso¬ latorschicht von dem vollständig verarmten Zylinder getrennt. Die Erfindung läßt sich jedoch auch mit Stacked Gate Flash Zel¬ len realisieren.
Bevorzugt werden die EPROM Zellen in Siliziumtechnologie herge- stellt. Das Prinzip des erfindungsgemäßen Halbleiterspeicherε ist jedoch auch in Germanium- oder Galliumarsenidtechnologie denkbar.
Zur verfahrensmäßigen Herstellung eines derartigen hochinte- grierten Halbleiterspeichers ist es erfindungsgemäß vorgesehen, daß auf einem p dotierten Substratwafer Ätzmasken hergestellt werden, mit den Ätzmasken eine anisotrope Ätzung zur Herstel¬ lung der Säulen durchgeführt wird, eine n+-Implantation in den Sourcebereichen durchgeführt wird, die Säulen gesäubert und ein Oxid auf den Säulen und den dazwischenliegenden Flächen aufge¬ wachsen wird, n+-dotiertes Polysilizium zur Bildung deε Floa¬ ting Gate abgeεchieden und im Bereich der zwiεchen den Säulen liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, auf dem n+-dotierten Polysilizium ein Interpolydielektrikum abgeschieden wird, ein planarisierendes Medium abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird, das Interpoly¬ dielektrikum und die erste Polysiliziumschicht oberhalb des planarisierenden Mediums isotrop geätzt werden, daε planarisie- rende Medium wieder entfernt, auf die freigeätzten Bereiche ein Gateoxid gewachsen wird, darauf eine p+-dotierte Polysilizium- εchicht zur Bildung deε Control Gate abgeschieden wird, die zweite Polysiliziumschicht anisotrop geätzt wird, so daß die zweite Polysiliziumschicht die erste Polysiliziumschicht noch vollständig umschließt und an den Säulenspitzen die ursprüngli- ehe Ätzmaske entfernt wird und dort die Drainkontakte erzeugt werden.
In einer bevorzugten Ausführung des erfindungsgemäßen Verfah¬ rens wird die Ätzmaske durch Ätzen einer Hilfεεchicht mit zwei εich kreuzenden Spacerlinien erzeugt, wobei das von den Kreu- zungsbereichen der Spacerlinien gebildete Raster die Ätzmaske bildet. Der Abstand der parallelen Spacerlinien voneinander wird durch die photolitographisch erreichbare Größe F bestimmt. Die Breite der einzelnen Spacerlinien wird jedoch lediglich durch die verwendete Schichtdicke der Spacerschicht und die Spacertechnik bestimmt und nicht von der Strukturfeinheit der Fototechnik. Die so gebildeten Kreuzungsbereich der Spacerli¬ nien lassen sich daher also um fast einen Faktor 4 kleiner her- εtellen als die direkt photolithographisch erzeugten Struktu- ren.
Zur n+-Dotierung der Sourcebereiche wird vorzugsweise ein Ele¬ ment der fünften Hauptgruppe und insbesondere Arsen verwendet. Die vor der Dotierung beim Ätzen der Säulen entstandenen Sei- tenwandpolymere, die auch die Implantation maskieren, werden günstigerweise nach der Implantation isotrop geätzt. So können die als Nebenprodukt bei der Ätzung entstandenen Seitenwandpo- lymere gleichzeitig als Implantationsmaεke einen εauberen Her- stellungsprozeß gewährleisten.
Auf die erste, n+"dotierte Polysiliziumεchicht, die daε Floa¬ ting Gate bildet, wird bevorzugt ONO als Interpolydielektrikum durch Oxidation hergestellt oder abgeschieden. Als planarisie- rendeε Medium wird vorzugsweise Lack verwendet, da dieεer leicht aufbringbar und zurückätzbar iεt, und selektiv zu den übrigen Materialien wieder entfernt werden kann.
In einer besonderε bevorzugten Ausführung werden die Säulen in Wortleitungsrichtung mit einem kleineren Abεtand zueinander er- zeugt alε in Bitleitungεrichtung. Dabei ist es besonders gün¬ stig, die zweite Polysiliziumschicht, die das Control Gate bil¬ det, so weit zurückzuätzen, daß in Wortleitungsrichtung eine Verbindung zwischen den Control Gates der einzelnen Säulen bzw. Zellen besteht und in Bitleitungsrichtung nicht. Auf diese Weise entsteht eine selbstjustierte (selfaligned) Wortleitung. Im folgenden wird die Erfindung anhand eines in der schemati¬ schen Zeichnung dargestellten Ausführungsbeispiels weiter er¬ läutert. Im einzelnen zeigen
Fig. 1 bis 7,
9 und 10 schematische Darstellungen in verschiedenen
Stadien des Verfahrensablaufeε anhand eines Querschnittε in Bitleitungsrichtung;
Fig. 8 und 11 Verfahrenεεtände anhand eineε Querschnitts entlang der Wortleitung, die denen in Fig. 7 und 10 entsprechen; und
Fig. 12 eine Draufsicht auf das periodische Speicher¬ zellenfeld.
In Fig. 1 ist ein p+-dotiertes Substrat 1 dargestellt, welcheε einen Teil eines Wafers bildet. Auf diesen ebenen Substratwafer werden durch Aufbringen einer Oxidschicht und einer darüberlie- genden Hilfspolyεiliziumschicht sublithographische Ätzmasken geschaffen, indem mit Hilfe sich kreuzender Spacerlinien eine Ätzmaεke 2 erzeugt wird, deren Strukturgröße nur durch die ab- geεchiedene Schichtdicke und die Spacertechnik bestimmt wird. Auf diese Weise entstehen die dargestellten Ätzmasken 2 mit der dünnen noch darüber befindlichen Restεchicht aus amorphen Sili¬ zium oder Polysilizium 3. Die Oxidätzmasken werden entweder thermisch oxidiert oder durch eine TEOS Abscheidung erzeugt. Auch die Verwendung von Nitrid iεt möglich.
In Fig. 2 iεt dargeεtellt, wie daε Subεtrat 1 mit dieser Ätz¬ maske 2 aniεotrop geätzt wird, so daß die Säulen 4 entstehen.
Die in Fig. 3 mit 5 bezeichneten Pfeile symboliεieren die ge- meinsame Sourceimplantation (Common Source Implantation) in die zurückgeätzten Substratbereiche. Die mit Arsen n+"dotierten Substratbereiche sind mit Bezugszeichen 6 versehen. Beim RIE Ätzen (Reactive ion etching) sind an den Seitenwänden der Säu¬ len 4 Polymere entstanden, die eine Schutzschicht 7 auf den Säulen bilden und so eine Implantation in die Säulen verhin¬ dern. Nach der Implantation werden die Polymere der Schutz¬ schicht 7 entfernt, und das Silizium isotrop überätzt, um sau¬ bere Flächen an den Seitenwänden der Säulen 4 zu erhalten.
In Fig. 4 ist dargestellt, daß auf die solchermaßen gesäuberten Säulen 4 ein Tunneloxid 8 vorzugsweise durch Aufwachsen aufge¬ bracht worden ist und eine Schicht n+"dotiertes Polysilizium abgeschieden worden ist. Diese Polysiliziumεchicht 9 dient zur Bildung des Floating Gate.
Die nächsten Verfahrensschritte werden anhand der Darstellung in Fig. 5 erläutert. Zunächst wird in einer anisotropen selek¬ tiven Ätzung die Polyεiliziumεchicht 9 auf den zurückgeätzten Substratbereichen geätzt. Dabei wird auch der Teil der Polysi- liziumschicht auf den Spitzen der Säulen 4 entfernt und es ent¬ stehen an den Ecken der Säulenspitzen Abrundungen oder Ausbuch¬ tungen. Dann wird ein Interpolydielektrikum 10 durch Oxidation oder Abscheidung hergestellt. Vorzugsweiεe wird dazu ONO ver¬ wendet. Darauf wird ein planariεierendeε Medium 11, inεbeson- dere Lack, abgeschieden und so weit zurückgeätzt, daß der un¬ tere Bereich der Säulen 4 bedeckt wird.
Das Sandwich aus Interpolydielektrikum 10 und der n+"dotierten Polysiliziumschicht 9 wird oberhalb des planarisierenden Medi- ums 11 isotrop und bevorzugterweise durch Plasmaätzung, bis auf die Säule 4 zurückgeätzt. Dann wird das planarisierende Medium 11 vollständig entfernt und ein Gateoxid 12 des Serientransi¬ stors der Split Gate Zelle thermisch gewachsen. Im unteren Be¬ reich der Säulen 4 ist also ein n+~dotierter Ring von der ersten Polysiliziumschicht 9 zurückgeblieben, der das Floating Gate 14 bildet. Auf das Gateoxid 12 bzw. die verbliebene Inter- polydielektrikumschicht 10 wird eine zweite Polysiliziumschicht 13 abgeschieden, die p+"dotiert wird. Diese zweite Silizium¬ schicht 13 dient zur Bildung des Control Gate. Dieser Verfah- rensstand ist in Fig. 6 dargestellt.
In den Fig. 7 und 8 ist dargestellt, wie die zweite Polysilizi¬ umschicht 13 anisotrop geätzt wird, so daß ein zweiter Spacer- ring entsteht, der den ersten Spacerring vollständig um- schließt. Dieser zweite Spacerring bildet das Control Gate 15 der Split Gate Flash EPROM Zelle, die das Floating Gate 14 vollständig umschließt. Die Dicke der zweiten Polysilizium¬ schicht 13 ist so gewählt, daß sie bei der anisotropen Ätzung in einer Richtung biε auf den zurückgeätzten Subεtratgrund zu- rückgeätzt wird. Dieε ist in Fig. 7 gezeigt. In Fig. 8 ist ein Schnitt durch die dazu senkrechte Richtung dargestellt, in der die Säulen 4 etwas enger zueinander stehen, so daß die Control Gates 15 jeweilε einen Überlapp mit dem Control Gate 15 der Nachbarzelle haben. In dieser Richtung entsteht somit eine selbstjustierte Wortleitung (Selfaligned Control Gate) .
Im nächsten Schritt wird die ursprüngliche Ätzmaεke 2 (εiehe Fig. 1) entfernt, wie es in Fig. 9 dargestellt ist.
In weiterer Folge wird, so wie in Fig. 10 gezeigt, die verblie¬ bene Spitze der Säule 4 n+-dotiert. Dieser n+"dotierte Bereich ist in Fig. 10 mit Bezugszeichen 16 gekennzeichnet. Die Säulen¬ spitze dient zur Ausbildung deε Drainanschluß und ist mit dem gleichen Leitungstyp wie der Sourceanschluß in den ebenfalls n+"dotierten Substratbereichen 6 dotiert. Vor der Implantation in den oberen Säulenbereichen 16 wird jedoch ein planarisieren- des Oxid 17 aufgebracht und bis zur Obergrenze der Säulen 4 zu¬ rückgeätzt. Ebenfalls kann eine TEOS Schicht mit geeigneter Dicke abgeschieden und durch CMP (Chemo Mechanical Polishing) zurückgeätzt werden. Erst im Anschluß daran erfolgt die Implan- tation in den Bereichen 16, da εo die darunterliegenden Gate Bereiche durch das planarisierende Oxid 17 geschützt sind. Wie ebenfalls in Fig. 10 dargestellt, werden die Drainkontakte durch eine Metallbahn 18 verbunden. Die Metallbahn ist in Rich- tung der Bitlinie durchgehend.
Fig. 11 entspricht vom Verfahrensstand der Fig. 10, stellt je¬ doch einen Querschnitt in Wortleitungsrichtung dar. Die Metall- bahnen 18 εind alεo nur entlang der Bitleitungsrichtung ausge- bildet. Im Fall, daß die Ätzmasken der Säulen durch Spacertech- nik hergeεtellt wurden, werden auch die Metallbahnen 18 durch Spacertechnik hergeεtellt, z.B. durch CVD-Abscheidung von Wolf¬ ram an einer Oxidhilfsschicht.
Eine Draufsicht auf ein solchermaßen hergestelltes, querge- schnittenes periodisches Speicherzellenfeld ist in Fig. 12 wie¬ dergegeben. Darin εind die Säulen 4 mit dem sie umgebenden Floating Gate 14 und dem darum herum ausgebildeten Control Gate 15 dargeεtellt. In Wortleitungεrichtung bilden die Control Ga- teε 15 einen Überlapp, so daß eine selbstjustierte Wortleitung ausgebildet wird. In Bitleitungsrichtung sind die Control Gates 15 voneinander getrennt, jedoch besteht eine Verbindung durch die geεtrichelt angedeuteten Metallbahnen 18. Eine Speicher¬ zelle hat eine Größe von ungefähr 1,0 F in Richtung der Wort- leitung und 1,5 F in Richtung der Bitleitung. In bezug auf die Funktionalität entsprechen die einzelnen Speicherzellen den konventionellen Split Gate Flash Zellen. Die vollständig ver¬ armten Zylinder lassen ein sehr gutes Unterschwellenverhalten erwarten. Durch das p+"dotierte Control Gate ist die Einsatz- Spannung des Split Gate Transistors auf der Drainseite auch bei kleiner Oxiddicke ausreichend groß. Bezugszeichenliste
1 Substrat 2 Ätzmaske
3 Polysilizium
4 Säulen
5 Pfeile
6 dotierte Substratbereiche 7 Schutzschicht
8 Tunneloxid
9 n+-dotierteε Polyεilizium
10 Interpolydielektrikum
11 planariεierendes Medium 12 Gateoxid
13 p+-dotiertes Polysilizium
14 Floating Gate
15 Control Gate
16 n+dotierter Säulenbereich 17 planarisierendes Medium
18 Metallbahnen

Claims

Patentansprüche
1. Hochintegrierter Halbleiterspeicher mit einer EPROM Zelle in Form einer Säule mit einem Floating Gate und einem Control Gate, d a d u r c h g e k e n n z e i c h n e t , daß die Säule (4) so dünn ausgebildet ist, daß sie vollständig verarmt ist, daß das Control Gate (15) zumindeεt in einem Teilbereich mit einer dazwischenliegenden Isolatorεchicht direkt auf der Säule (4) angeordnet ist, daß das Control Gate (15) aus p+"dotiertem Halbleitermaterial gebildet ist.
2. Hochintegrierter Halbleiterspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die EPROM Zelle als Split Gate Flaεh Zelle ausgebildet ist.
3. Hσchintegrierter Halbleiterspeicher nach einem der vorher gehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die EPROM Zelle in Siliziumtechnologie hergestellt ist.
4. Verfahren zur Herstellung eines hochintegrierten Halbleiter¬ speichers nach Anspruch 1, bei dem a) auf einem p+"dotierten Substrat (1) Ätzmasken (2) herge¬ stellt werden, b) mit den Ätzmasken (2) eine anisotrope Ätzung zur Herstel¬ lung der Säulen (4) durchgeführt wird, c) eine n+"Implantation in den zurückgeätzten Substratberei¬ chen (6) durchgeführt wird, d) die Säulen (4) gesäubert und ein Oxid (8) auf den Säulen (4) und den dazwischenliegenden Flächen aufgewachsen wird, e) n+"dotiertes Polysilizium (9) zur Bildung des Floating Gate abgeschieden und im Bereich der zwischen den Säulen (4) liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, f) auf dem n+"dotierten Polysilizium (9) ein Interpolydielek¬ trikum (10) abgeschieden wird, g) ein planarisierendes Medium (11) abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird, h) das Interpolydielektrikum (10) und die erste Polysilizium¬ schicht (9) oberhalb des planarisierenden Mediums (11) isotrop geätzt werden, i) auf die freigeätzten Bereiche ein Gateoxid (12) gewachsen wird, j) darauf eine p+"dotierte Polysiliziumschicht (13) zur Bil¬ dung des Control Gate abgeschieden wird, k) die zweite Polysiliziumεchicht (13) iεotrop geätzt wird, so daß die zweite Polysiliziumschicht (13) die erste Poly¬ siliziumschicht (12) noch vollständig umschließt,
1) an den Spitzen der Säule (4) die ursprüngliche Ätzmaske (2) entfernt wird, und dort Kontakte erzeugt werden.
5. Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt a) die Ätzmaske (2) durch Ätzen einer Hilfsεchicht mit zwei sich kreuzenden Spacerlinien erzeugt wird, wobei das von den Kreuzungsbereichen der Spacerlinien gebildete Raster die Ätz- maske bildet.
6. Verfahren nach einem der Ansprüche 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt c) mit einem Element der fünften Hauptgruppe, insbeεondere Arεen, dotiert wird.
7. Verfahren nach einem der Anεprüche 4 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß die im Schritt b) entstandenen Seitenwandpolymere nach der Implanta- tion im Schritt c) isotrop geätzt werden.
8. Verfahren nach einem der Ansprüche 4 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt f) ONO als Interpolydielektrikum verwendet wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt g) Lack als planarisierendeε Medium (11) verwendet wird.
10. Verfahren nach einem der Anεprüche 4 biε 9, d a d u r c h g e k e n n z e i c h n e t , daß die Säulen (4) in Wortleitungεrichtung mit einem kleineren Abstand zuein¬ ander erzeugt werden als in Bitleitungsrichtung.
ll. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt k) die zweite Polysiliziumschicht (13) so weit geätzt wird, daß das von der zweiten Polysiliziumschicht gebildete Control Gate (15) in Wort1eitungsrichtung in Verbindung mit dem nächεten Control Gate iεt und in Bitleitungsrichtung nicht.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358062B1 (ko) 1998-12-30 2003-01-24 주식회사 하이닉스반도체 플래쉬메모리셀및그의제조방법
JP3743486B2 (ja) 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
US6522587B1 (en) * 1999-06-23 2003-02-18 Seiko Epson Corporation Non-volatile semiconductor memory devices
JP2001007227A (ja) 1999-06-23 2001-01-12 Seiko Epson Corp 不揮発性半導体記憶装置
JP2001060674A (ja) 1999-08-20 2001-03-06 Seiko Epson Corp 不揮発性メモリトランジスタを含む半導体装置
JP3587100B2 (ja) 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
US6518123B2 (en) 2001-06-14 2003-02-11 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with annular floating gate electrode and method for fabrication thereof
DE10130766B4 (de) 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
EP1417704B1 (de) * 2001-08-06 2009-02-04 Nxp B.V. Herstellungsverfahren in Spacer-Technik für einen Festwertspeichertransistor mit Auswahlgate an einer Seite eines Kontrollgate-Floating-Gate-Stapels
DE10146215A1 (de) * 2001-09-19 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und Halbleiterspeicherelement-Anordnung
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
DE10241172B4 (de) * 2002-09-05 2008-01-10 Qimonda Ag Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung
DE10304654A1 (de) * 2003-02-05 2004-08-19 Infineon Technologies Ag Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzelle
US7276754B2 (en) * 2003-08-29 2007-10-02 Micron Technology, Inc. Annular gate and technique for fabricating an annular gate
US7388251B2 (en) * 2004-08-11 2008-06-17 Micron Technology, Inc. Non-planar flash memory array with shielded floating gates on silicon mesas
KR100640620B1 (ko) * 2004-12-27 2006-11-02 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
KR100680291B1 (ko) * 2005-04-22 2007-02-07 한국과학기술원 Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법
JP4909894B2 (ja) * 2005-06-10 2012-04-04 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
KR100682537B1 (ko) 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20070267618A1 (en) * 2006-05-17 2007-11-22 Shoaib Zaidi Memory device
US9461182B2 (en) 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
KR100958627B1 (ko) * 2007-12-27 2010-05-19 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8077512B2 (en) * 2009-08-18 2011-12-13 Nanya Technology Corp. Flash memory cell and method for operating the same
US8916920B2 (en) * 2011-07-19 2014-12-23 Macronix International Co., Ltd. Memory structure with planar upper surface
JP5667017B2 (ja) * 2011-09-03 2015-02-12 猛英 白土 半導体装置及びその製造方法
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US10256098B2 (en) * 2015-10-29 2019-04-09 Micron Technology, Inc. Integrated assemblies containing germanium

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US5053842A (en) * 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
JP2877462B2 (ja) * 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
JP2743571B2 (ja) * 1990-10-18 1998-04-22 日本電気株式会社 半導体不揮発性記憶装置
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3141520B2 (ja) * 1992-05-26 2001-03-05 ソニー株式会社 不揮発性記憶素子の製造方法
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JPH07235649A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US5460988A (en) * 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
DE19526011C1 (de) * 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9725744A1 *

Also Published As

Publication number Publication date
KR100417449B1 (ko) 2004-06-04
UA46079C2 (uk) 2002-05-15
KR19990076991A (ko) 1999-10-25
CN1286182C (zh) 2006-11-22
IN190928B (de) 2003-09-06
CN1207204A (zh) 1999-02-03
DE19600307C1 (de) 1998-01-08
RU2153210C2 (ru) 2000-07-20
JP3246917B2 (ja) 2002-01-15
US6157060A (en) 2000-12-05
JPH11502066A (ja) 1999-02-16
WO1997025744A1 (de) 1997-07-17

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