JPH11502066A - 高集積半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】 本発明は柱状に形成された浮遊ゲート及び制御ゲートを有するＥＰＲＯＭセルを有する高集積半導体メモリ及びその製造方法に関する。その際ＥＰＲＯＭセルは完全に空乏化されるように薄く形成する。有利に使用される分割ゲート・フラッシュ・ＥＰＲＯＭセル又はデュアル・ゲート・フラッシュ・ＥＰＲＯＭセルの制御ゲートがｐ⁺−ドープされた半導体材料からなるため、完全に空乏化された円筒は極めて良好なアンダスレッシュホルド挙動が期待される。

Description

【発明の詳細な説明】 高集積半導体メモリ及びその製造方法 本発明は浮遊ゲート及び制御ゲートを有する柱状に形成されたＥＰＲＯＭセル を有する高集積半導体メモリに関する。更に本発明はそのような半導体メモリの 製造方法に関する。 高度に集積された半導体メモリ、特に電気的にプログラミング可能の不揮発性 メモリ（ＥＰＲＯＭ）の場合、集積密度はとりわけフォトリソグラフィの構造微 細度により制約される。ＮＡＮＤ装置の積層ゲート・フラッシュ・セルの横方向 の集積では既に最小約７^*Ｆ²のセル面が形成されている。その際Ｆとはフォトリ ソグラフィにより達成可能な最小の長さ（最小特徴寸法）のことである。 より高度の集積密度は円筒状又は柱状のトランジスタの形のＥＰＲＯＭを縦型 に形成することにより達成可能である。１μmの円筒では約４．４^*Ｆ²のセル面 を有する１μmの円筒の積層ゲート・フラッシュ・セルを製造することができる 。これらの円筒は既にフォト技術の構造微細度の限度に達しているためこの技術 により更に小さなセル面を形成することはできない。また円筒の直径を更に縮小 した場合はセルは完全に空乏化され、その結果放電状態ではセルトランジスタは もはや遮断しなくなる。この効果は積層ゲート・メモリの場合の過剰消去の問題 に匹敵するものである。 本発明の課題は、準フォトリソグラフィ寸法でも確実に作動する冒頭に記載し た形式の半導体メモリを提供することにある。更にこのようなメモリの製造方法 を提供することにある。 この課題は本発明の請求項１の基本思想によれば柱状又は円筒状のＥＰＲＯＭ セルが完全に空乏化されるように薄く形成され、制御ゲートが少なくとも一部の 範囲でその間にある絶縁層で直接柱体上に配置され、また制御ゲートがｐ⁺ドー プされた半導体材料から形成されることにより解決される。 完全に空乏化された円筒は極めて良好なアンダスレッシュホルド挙動を保証す る。このｐ⁺ドープされた制御ゲートによりドレイン側面のトランジスタのカッ トオフ電圧は酸化物の薄い層厚でも十分に大きく、それにより一層確実な遮断挙 動が保証される。その際カットオフ電圧は０．９Ｖよりも若干高くなる。初期状 態で浮遊ゲートトランジスタは、ｎ⁺−ドープープされた浮遊ゲートを有する完 全に空乏化されたＮＭＯＳではカットオフ電圧が仕事関数の故に負の値をとるの で導通する。有利にはドレインに正の電圧を有するホットキャリアでのプログラ ミングによりＥＰＲＯＭセルはカットオフ電圧の正の値への移行によりプログラ ミング可能となる。この円筒のエッチングマスクが、先願のドイツ国特許出願第 １９５２６０１１号明細書に記載されているように、直交スペーサ技術により製 造される場合、極端に薄い円筒により約１．５^*Ｆ²のセル面を有する極めて高い 集積密度が達成される。 有利な１実施形態ではＥＰＲＯＭセルは分割ゲート・フラッシュ・セルとして 形成される。この技術では制御ゲートは一部分の範囲で薄い絶縁層だけで完全に 空乏化された円筒と分離されている。 しかし本発明は積層ゲート・フラッシュ・セルでも実現することができる。 このＥＰＲＯＭセルをシリコン製造技術で形成すると有利である。しかし本発 明による半導体メモリの原理はゲルマニウム又は砒酸ガリウム製造技術でも想定 可能である。 この種の高集積半導体メモリを適切な方法で製造するため本発明では、ｐドー プされた基板ウェハ上にエッチングマスクを形成し、このエッチングマスクで柱 体を形成するための異方性エッチングを行い、ソース領域内にｎ⁺注入を行い、 柱体を浄化し、柱体上及びその間にある面上に酸化物を成長させ、浮遊ゲートを 形成するためにｎ⁺ドープされたポリシリコンを析出し、柱体間にある面の範囲 を異方性エッチングにより再度除去し、ｎ⁺ドープされたポリシリコン上に共重 合誘電体を析出し、平坦化媒質を析出し、下方の柱体範囲上にエッチバックし、 平坦化媒質の上方の共重合誘電体及び第１のポリシリコン層を異方性にエッチン グし、平坦化媒質を再び除去し、フリーエッチング範囲上にゲート酸化物を成長 させ、ｐ⁺ドープされたポリシリコン層を制御ゲートを形成するために析出し、 第２のポリシリコン層が第１のポリシリコン層を更に完全に囲むように第２のポ リシリコン層を異方性にエッチングし、及び柱体尖端の初期のエッチングマスク を除去し、そこにドレイン接触部を形成するようにする。 本発明方法の有利な１実施態様ではエッチングマスクを２つの交差するスペー サ線を有する補助層のエッチングにより形成し、その際スペーサ線の交差部分か ら形成される格子がエッチングマスクを形成する。並列するスペーサ線の相互間 隔はフォトリソグラフィにより達成可能の値Ｆにより決められる。しかし個々の スペーサ線の幅は使用されるスペーサ層の層厚及びスペーサ技術によってのみ決 められ、フォト技術の構造微細度によるものではない。従ってこのようにして形 成されたスペーサ線の交差部分は直接フォトリソグラフィにより形成される構造 よりも約４分の１に小さく形成することができる。 ソース領域をｎ⁺ドーピングするために第５主属の元素、特に砒素を使用する と有利である。このドーピングの前に柱体のエッチングの際に生じた側壁ポリマ ーは柱入部もマスキングするが注入後等方性にエッチングすると有利である。例 えば副生成物としてエッチングの際に生じた側壁ポリマーは同時に注入マスクと して清浄な製造プロセスを保証することができる。 浮遊ゲートを形成するｎ⁺ドープされた第１のポリシリコン層上にＯＮＯを共 重合誘電体として酸化により形成又は析出すると有利である。平坦化媒質として は、容易に被着及びエッチバックすることができ残りの材料を選択的に再び除去 できるので、レジストを使用すると有利である。 特に有利な実施形態では柱体をビット線方向よりもワード線方向に互いに狭い 間隔で形成する。その際制御ゲートを形成する第２のポリシリコン層を、ワード 線方向に個々の柱体又はセルの制御ゲート間に接続が生じ、ビット線方向には生 じない程度にエッチバックすると特に有利である。このようにして自己整合され たワード線が形成される。 本発明を概略図で示された実施例に基づき以下に詳述する。その際 図１〜７、９及び１０はビット線方向の断面に基づく種々の段階の処理経過の 概略図を、 図８及び１１は図７及び１０図に相当するワード線に沿った断面による処理段 階を、また 図１２は周期的メモリセルフィールドの平面図を 示している。 図１にはウェハの一部を形成するｐ⁺ドープされた基板１が示されている。こ の平坦な基板ウェハ上に酸化物層及びその上に補助的ポリシリコン層を施すこと により、交差するスペーサ線を使ってエッチングマスク２を形成し、その構造寸 法を析出された層厚及びスペーサ技術だけで決めるようにして準リソグラフィの エッチングマスクが形成される。こうして上記のなおその上にある非晶質シリコ ン又はポリシリコンからなる薄い残層３と共にエッチングマスク２が形成される 。この酸化物エッチングマスクは熱的に酸化するか又はＴＥＯＳの析出により形 成される。窒化物の使用も可能である。 図２にはこのエッチングマスク２を有する基板１を異方性にエッチングして柱 体４が形成されることが示されている。 図３に５と符号づけられている矢印はエッチバックされた基板範囲内への共通 のソース注入を示すものである。砒素でｎ⁺ドープされた基板範囲には符号６が 付されている。ＲＩＥエッチング（反応性イオンエッチング）の際に柱体４の側 壁にポリマーが生じ、これは柱体上で保護層７を形成し、それにより柱体への注 入を阻止する。注入後保護層７のポリマーを除去し、柱体４の側壁の表面を浄化 しておくためにシリコンを等方性にオーバーエッチする。 図４には、こうして浄化された柱体４上にトンネル酸化物８が有利には成長に より施され、ｎ⁺−ドープされたポリシリコンの層が析出されていることが示さ れている。このポリシリコン層９は浮遊ゲートを形成する役目をする。 すぐ次の処理段階を図５に基づき説明する。まず異方性選択エッチングでエッ チバックされた基板範囲上のポリシリコン層９をエッチングする。その際柱体４ の尖端上のポリシリコン層の部分も除去され、柱体尖端の角に丸味又は隆起部が 形成される。更に共重合誘電体１０を酸化又は析出により形成する。それにはＯ ＮＯを使用すると有利である。その上に平坦化媒質１１、特にレジストを析出し 、柱体４の下方範囲が覆われる程度にエッチバックする。 共重合誘電体１０及びｎ⁺−ドープされたポリシリコン層９からなるサンドイ ッチ構造を平坦化媒質１１の上方で等方性に及び有利にはプラズマエッチングに より柱体４上までエッチバックする。次いでこの平坦化媒質１１を完全に除去し 、 分割ゲート・セルの直列トランジスタのゲート酸化物１２を熱的に成長させる。 このようにして柱体４の下方範囲に第１のポリシリコン層９のｎ⁺−ドープされ たリングが残され、これが浮遊ゲート１４を形成する。ゲート酸化物１２又は残 っている共重合誘電体１０上に第２のポリシリコン層１３を析出し、これをｐ⁺ −ドープする。この第２のシリコン層１３は制御ゲートを形成する役目をする。 この処理段階は図６に示されている。 図７及び図８には第２のポリシリコン層１３を異方性にエッチングし、それに より第２のスペーサリングが形成され、このリングが第１のスペーサリングを完 全に囲む。この第２のスペーサリングは、浮遊ゲート１４を完全に囲む分割ゲー ト・フラッシュＥＰＲＯＭセルの制御ゲート１５を形成する。第２のポリシリコ ン層１３の厚さは、異方性エッチングの際にエッチバックされた基板の底まで一 方向にエッチバックされるように選択される。このことは図７に示されている。 図８にはこの図７に対して垂直方向の切断面が示されており、そこでは柱体４が 互いに若干幅狭く立っており、従って制御ゲート１５はそれぞれ隣りのセルの制 御ゲート１５と重複を有する。それによりこの方向に自己整合されたワード線が 形成される（自己整合制御ゲート）。 次の工程で図９に示されているように初期のエッチングマスク２（図１参照） を除去する。 図１０に示されているように次に柱体４に残っている尖端をｎ⁺ドープする。 このｎ⁺−ドープされた範囲は図１０で符号１６と記されている。柱体尖端はド レイン端子を形成する役目をし、同様にｎ⁺−ドープされた基板範囲６内のソー ス端子と同じ導電形でドープされている。しかし上方の柱体範囲１６内に注入す る前に平坦化酸化物１７を施し、柱体４の上方限度までエッチバックする。同様 にＴＥＯＳ層を適当な厚さに析出し、ＣＭＰ（化学機械的研磨）によりエッチバ ックする。それに続いて初めて範囲１６内の注入をその下にあるゲート範囲がこ の平坦化酸化物１７により保護されるように行う。同様に図１０に示されている ようにドレイン接触部を金属路１８により接続する。この金属路はビット線の方 向に連続している。 図１１は図１０の処理段階に相当するが、しかしワード線方向の断面を示して いる。従って金属路１８はビット線方向だけに沿って形成されている。柱体のエ ッチングマスクをスペーサ技術により形成した場合には、金属路１８もスペーサ 技術により、例えばタングステンのＣＶＤ析出により酸化物補助層に形成される 。 このようにして形成された横方向に切断した周期的メモリセルフィールドの平 面が第１２図に再現されている。そこでは柱体４はそれらを囲む浮遊ゲート１４ 及び更にその周りに形成されている制御ゲート１５を有する柱体４が示されてい る。自己整合されたワード線を形成するようにワード線方向に制御ゲート１５は 重複を形成している。ビット線方向で制御ゲート１５は互いに分離されているが 、しかし破線で示された金属路１８により接続が形成されている。メモリセルは ワード線の方向に約１．０Ｆの値を、またビット線方向に１．５Ｆの値を有する 。機能性に関しては個々のメモリセルは従来の分割ゲート・フレッシュメモリに 相当する。完全に空乏化された円筒は極めて良好なアンダスレッシュホルド挙動 を期待できる。ｐ⁺−ドープされた制御ゲートによりドレイン側の分割・ゲート ・トランジスタのカットオフ電圧は酸化物層厚が僅かでも十分に大きくなる。

Claims (1)

1. 【特許請求の範囲】 １． 浮遊ゲート及び制御ゲートを有する柱体の形のＥＰＲＯＭセルを有する高 集積半導体メモリにおいて、柱体（４）が完全に空乏化されるように薄く形成さ れており、制御ゲート（１５）が少なくとも一部の範囲でその間にある絶縁層と 共に直接柱体上に配置されており、 制御ゲート（１５）がｐ⁺−ドープされた半導体材料から形成されていること を特徴とする高集積半導体メモリ。 ２． ＥＰＲＯＭセルが分割・ゲート・フラッシュセルとして形成されているこ とを特徴とする請求項１記載の高集積半導体メモリ。 ３． ＥＰＲＯＭセルがシリコン技術により形成されていることを特徴とする請 求項１又は２記載の高集積半導体メモリ。 ４． ａ）ｐ⁺−ドープされた基板（１）上にエッチングマスク（２）を形成し 、 ｂ）このエッチングマスク（２）で柱体（４）を形成するための異方性エッチン グを行い、 ｃ） エッチバックされた基板範囲（６）にｎ⁺注入を実施し、 ｄ） 柱体（４）を洗浄し、酸化物（８）を柱体（４）上及びその間にある面上 に成長させ、 ｅ） 浮遊ゲートを形成するためのｎ⁺−ドープされたポリシリコン（９）を析 出し、柱体（４）間にある面の範囲を異方性エッチングにより再び除去し、 ｆ） ｎ⁺−ドープされたポリシリコン（９）上に共重合誘電体（１０）を析出 し、 ｇ） 平坦化媒質（１１）を析出し、下方の柱体範囲上にエッチバックし、 ｈ） 共重合誘電体（１０）及び第１のポリシリコン層（９）を平坦化媒質（１ １）の上方で等方性にエッチングし、 ｉ） フリーエッチングされた範囲上にゲート酸化物（１２）を成長させ、 ｊ） その上に制御ゲートを形成するためにｐ⁺−ドープされたポリシリコン層 （１３）析出し、 ｋ） 第２のポリシリコン層（１３）がなお完全に第１のポリシリコン層（１２ ）を囲むように第２のポリシリコン層（１３）を等方性にエッチングし、 ｌ） 柱体（４）尖端の初期のエッチングマスク（２）を除去し、そこに接触部 を形成する ことを特徴とする請求項１記載の高集積半導体メモリの製造方法。 ５． 工程ａ）においてエッチングマスク（２）を２つの交差するスペーサ線を 有する補助層のエッチングにより形成し、その際スペーサ線の交差部分により形 成された格子がエッチングマスクを形成していることを特徴とする請求項４記載 の方法。 ６． 工程ｃ）において第５主属の元素、特に砒素でドープすることを特徴とす る請求項４又は５記載の方法。 ７． 工程ｂ）で形成された側壁ポリマーを注入後工程ｃ）で等方性にエッチン グすることを特徴とする請求項４乃至６のいずれか１つに記載の方法。 ８． 工程ｆ）でＯＮＯを共重合誘電体として使用することを特徴とする請求項 ４乃至７のいずれか１つに記載の方法。 ９． 工程ｇ）でレジストを平坦化媒質（１１）として使用することを特徴とす る請求項４乃至８のいずれか１つに記載の方法。 １０． 柱体（４）をビット線方向よりもワード線方向で相互間隔を狭く形成す ることを特徴とする請求項４乃至９のいずれか１つに記載の方法。 １１． 工程ｋ）で第２のポリシリコン層（１３）により形成された制御ゲート （１５）がワード線方向で隣接する制御ゲートと接続し、ビット線方向とは接続 しないようにエッチングすることを特徴とする請求項１０記載の方法。