JP3246917B2 - 高集積半導体メモリ及びその製造方法 - Google Patents

高集積半導体メモリ及びその製造方法

Info

Publication number
JP3246917B2
JP3246917B2 JP52472197A JP52472197A JP3246917B2 JP 3246917 B2 JP3246917 B2 JP 3246917B2 JP 52472197 A JP52472197 A JP 52472197A JP 52472197 A JP52472197 A JP 52472197A JP 3246917 B2 JP3246917 B2 JP 3246917B2
Authority
JP
Japan
Prior art keywords
doped
etching
gate
polysilicon layer
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP52472197A
Other languages
English (en)
Other versions
JPH11502066A (ja
Inventor
ケルバー、マルチン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH11502066A publication Critical patent/JPH11502066A/ja
Application granted granted Critical
Publication of JP3246917B2 publication Critical patent/JP3246917B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は浮遊ゲート及び制御ゲートを有する柱状に形
成されたEPROMセルを有する高集積半導体メモリに関す
る。更に本発明はそのような半導体メモリの製造方法に
関する。
高度に集積された半導体メモリ、特に電気的にプログ
ラミング可能の不揮発性メモリ（EPROM）の場合、集積
密度はとりわけフォトリソグラフィの構造微細度により
制約される。NAND装置の積層ゲート・フラッシュ・セル
の横方向の集積では既に最小約７×F2のセル面積が形成
されている。その際Ｆとはフォトリソグラフィーにより
達成可能な最小の長さ（最小特徴寸法）のことである。
より高度の集積密度は円筒状又は柱状のトランジスタ
の形のEPROMを縦型に形成することにより達成可能であ
る。１μｍの円筒では約4.4×F2の面積のセルを有する
１μｍの円筒の積層ゲート・フラッシュ・セルを製造す
ることができる。これらの円筒は既にフォト技術の構造
微細度の限度に達しているためこの技術により更に小さ
なセル面を形成することはできない。また円筒の直径を
更に縮小した場合はセルは完全に空乏化され、その結果
放電状態ではセルトランジスタはもはや遮断しなくな
る。この効果は積層ゲート・メモリの場合の過剰消去の
問題に匹敵するものである。
本発明の課題は、準フォトリソグラフィ寸法でも確実
に作動する冒頭に記載した形式の半導体メモリを提供す
ることにある。更にこのようなメモリの製造方法を提供
することにある。
この課題は本発明の請求項１の基本思想によれば柱状
又は円筒状のEPROMセルが完全に空乏化されるように薄
く形成され、制御ゲートが少なくとも一部の範囲でその
間にある絶縁層で直接柱体上に配置され、また制御ゲー
トがp+ドープされた半導体材料から形成されることによ
り解決される。
完全に空乏化された円筒は極めて良好なアンダスレッ
シュホルド挙動を保証する。このp+ドープされた制御ゲ
ートによりドレイン側面のトランジスタのカットオフ電
圧は酸化物の薄い層厚でも十分に大きく、それにより一
層確実な遮断挙動が保証される。その際カットオフ電圧
は0.9Vよりも若干高くなる。初期状態で浮遊ゲートトラ
ンジスタは、n+−ドープされた浮遊ゲートを有する完全
に空乏化されたNMOSではカットオフ電圧が仕事関数の故
に負の値をとるので導通する。有利にはドレインに正の
電圧を有するホットキャリアでのプログラミングにより
EPROMセルはカットオフ電圧の正の値への移行によりプ
ログラミング可能となる。この円筒のエッチングマスク
が、先願のドイツ国特許出願第19526011号明細書に記載
されているように、直交スペーサ技術により製造される
場合、極端に薄い円筒により約1.5×F2のセル面積を有
する極めて高い集積密度が達成される。
有利な１実施形態ではEPROMセルは分割ゲート・フラ
ッシュ・セルとして形成される。この技術では制御ゲー
トは一部分の範囲で薄い絶縁層だけで完全に空乏化され
た円筒と分離されている。
しかし本発明は積層ゲート・フラッシュ・セルでも実
現することができる。
このEPROMセルをシリコン製造技術で形成すると有利
である。しかし本発明による半導体メモリの原理はゲル
マニウル又はガリウム砒素製造技術でも想定可能であ
る。
この種の高集積半導体メモリを適切な方法で製造する
ため本発明では、ｐドープされた基板ウェハ上にエッチ
ングマスクを形成し、このエッチングマスクで柱体を形
成するための異方性エッチングを行い、ソース領域内に
n+注入を行い、柱体を浄化し、柱体上及びその間にある
面上に酸化物を成長させ、浮遊ゲートを形成するために
n+ドープされたポリシリコンを析出し、柱体間にある面
の範囲を異方性エッチングにより再度除去し、n+ドープ
されたポリシリコン上に共重合誘電体を析出し、平坦化
媒質を析出し、下方の柱体範囲上にエッチバックし、平
坦化媒質の上方の共重合誘電体及び第１のポリシリコン
層を異方性にエッチングし、平坦化媒質を再び除去し、
エッチングにより露出した範囲上にゲート酸化物を成長
させ、p+ドープされたポリシリコン層を制御ゲートを形
成するために析出し、第２のポリシリコン層が第１のポ
リシリコン層を更に完全に囲むように第２のポリシリコ
ン層を異方性にエッチングし、及び柱体尖端の初期のエ
ッチングマスクを除去し、そこにドレイン接触部を形成
するようにする。
本発明方法の有利な１実施態様ではエッチングマスク
を２つの交差するスペーサ線を有する補助層のエッチン
グにより形成し、その際スペーサ線の交差部分から形成
される格子がエッチングマスクを形成する。並列するス
ペーサ線の相互間隔はフォトリソグラフィにより達成可
能の値Ｆにより決められる。しかし個々のスペーサ線の
幅は使用されるスペーサ層の層厚及びスペーサ技術によ
ってのみ決められ、フォト技術の構造微細度によるもの
ではない。従ってこのようにして形成されたスペーサ線
の交差部分は直接フォトリソグラフィにより形成される
構造よりも約４分の１に小さく形成することができる。
ソース領域をn+ドーピングするために第５主属の元
素、特に砒素を使用すると有利である。このドーピング
の前に柱体のエッチングの際に生じた側壁ポリマーは注
入部もマスキングするが注入後等方性にエッチングする
と有利である。例えば副生成物としてエッチングの際に
生じた側壁ポリマーは同時に注入マスクとして清浄な製
造プロセスを保証することができる。
浮遊ゲートを形成するn+ドープされた第１のポリシリ
コン層上にONOを共重合誘電体として酸化により形成又
は析出すると有利である。平坦化媒質としては、容易に
被着及びエッチバックすることができ残りの材料を選択
的に再び除去できるので、レジストを使用すると有利で
ある。
特に有利な実施形態では柱体をビット線方向よりもワ
ード線方向に互いに狭い間隔で形成する。その際制御ゲ
ートを形成する第２のポリシリコン層を、ワード線方向
に個々の柱体又はセルの制御ゲート間に接続が生じ、ビ
ット線方向には生じない程度にエッチバックすると特に
有利である。このようにして自己整合されたワード線が
形成される。
本発明を概略図で示された実施例に基づき以下に詳述
する。その際 図１〜７、９及び10はビット線方向の断面に基づく種
々の段階の処理経過の概略図を、 図８及び11は図７及び10図に相当するワード線に沿っ
た断面による処理段階を、また 図12は周期的メモリセルフィールドの平面図を 示している。
図１にはウェハの一部を形成するp+ドープされた基板
１が示されている。この平坦な基板ウェハ上に酸化物層
及びその上に補助的ポリシリコン層を施すことにより、
交差するスペーサ線を使ってエッチングマスク２を形成
し、その構造寸法を析出された層厚及びスペーサ技術だ
けで決めるようにして準リソグラフィのエッチングマス
クが形成される。こうして上記のなおその上にある非晶
質シリコン又はポリシリコンからなる薄い残層３と共に
エッチングマスク２が形成される。この酸化物エッチン
グマスクは熱的に酸化するか又はTEOSの析出により形成
される。窒化物の使用も可能である。
図２にはこのエッチングマスク２を有する基板１を異
方性にエッチングして柱体４が形成されることが示され
ている。
図３に５と符号づけられている矢印はエッチバックさ
れた基板範囲内への共通とソース注入を示すものであ
る。砒素でn+ドープされた基板範囲には符号６が付され
ている。RIEエッチング（反応性イオンエッチング）の
際に柱体４の側壁にポリマーが生じ、これは柱体上で保
護層７を形成し、それにより柱体への注入を阻止する。
注入後保護層７のポリマーを除去し、柱体４の側壁の表
面を浄化しておくためにシリコンを等方性にオーバーエ
ッチする。
図４には、こうして浄化された柱体４上にトンネル酸
化物８が有利には成長により施され、n+−ドープされた
ポリシリコンの層が析出されていることが示されてい
る。このポリシリコン層９は浮遊ゲートを形成する役目
をする。
すぐ次の処理段階を図５に基づき説明する。まず異方
性選択エッチングでエッチバックされた基板範囲上のポ
リシリコン層９をエッチングする。その際柱体４の尖端
上のポリシリコン層の部分も除去され、柱体尖端の角に
丸味又は隆起部が形成される。更に共重合誘電体10を酸
化又は析出により形成する。それにはONOを使用すると
有利である。その上に平坦化媒質11、特にレジストを析
出し、柱体４の下方範囲が覆われる程度にエッチバック
する。
共重合誘電体10及びn+−ドープされたポリシリコン層
９からなるサンドイッチ構造を平坦化媒質11の上方で等
方性に及び有利にはプラズマエッチングにより柱体４上
までエッチバックする。次いでこの平坦化媒質11を完全
に除去し、分割ゲート・セルの直列トランジスタのゲー
ト酸化物12を熱的に成長させる。このようにして柱体４
の下方範囲に第１のポリシリコン層９のn+−ドープされ
たリングが残され、これが浮遊ゲート14を形成する。ゲ
ート酸化物12又は残っている共重合誘電体10上に第２の
ポリシリコン層13を析出し、これをp+−ドープする。こ
の第２のシリコン層13は制御ゲートを形成する役目をす
る。この処理段階は図６に示されている。
図７及び図８には第２のポリシリコン層13を異方性に
エッチングし、それにより第２のスペーサリングが形成
され、このリングが第１のスペーサリングを完全に囲
む。この第２のスペーサリングは、浮遊ゲート14を完全
に囲む分割ゲート・フラッシュEPROMセルの制御ゲート1
5を形成する。第２のポリシリコン層13の厚さは、異方
性エッチングの際にエッチバックされた基板の底まで一
方向にエッチバックされるように選択される。このこと
は図７に示されている。図８にはこの図７に対して垂直
方向の切断面が示されており、そこでは柱体４が互いに
若干幅狭く立っており、従って制御ゲート15はそれぞれ
隣りのセルの制御ゲート15と重複を有する。それにより
この方向に自己整合されたワード線が形成される（自己
整合制御ゲート）。
次の工程で図９に示されているように初期のエッチン
グマスク２（図１参照）を除去する。
図10に示されているように次に柱体４に残っている尖
端をn+ドープする。このn+−ドープされた範囲は図10で
符号16と記されている。柱体尖端はドレイン端子を形成
する役目をし、同様にn+−ドープされた基板範囲６内の
ソース端子と同じ導電形でドープされている。しかし上
方の柱体範囲16内に注入する前に平坦化酸化物17を施
し、柱体４の上方限度までエッチバックする。同様にTE
OS層を適当な厚さに析出し、CMP（化学機械的研磨）に
よりエッチバックする。それに続いて初めて範囲16内の
注入をその下にあるゲート範囲がこの平坦化酸化物17に
より保護されるように行う。同様に図10に示されている
ようにドレイン接触部を金属路18により接続する。この
金属路はビット線の方向に連続している。
図11は図10の処理段階に相当するが、しかしワード線
方向の断面を示している。従って金属路18はビット線方
向だけに沿って形成されている。柱体のエッチングマス
クをスペーサ技術により形成した場合には、金属路18も
スペーサ技術により、例えばタングステンのCVD析出に
より酸化物補助層に形成される。
このようにして形成された横方向に切断した周期的メ
モリセルフィールドの平面が第12図に再現されている。
そこでは柱体４はそれらを囲む浮遊ゲート14及び更にそ
の周りに形成されている制御ゲート15を有する柱体４が
示されている。自己整合されたワード線を形成するよう
にワード線方向に制御ゲート15は重複を形成している。
ビット線方向で制御ゲート15は互いに分離されている
が、しかし破線で示された金属路18により接続が形成さ
れている。メモリセルはワード線の方向に約1.0Fの値
を、またビット線方向に1.5Fの値を有する。機能性に関
しては個々のメモリセルは従来の分割ゲート・フラッシ
ュメモリに相当する。完全に空乏化された円筒は極めて
良好なアンダスレッシュホルド挙動を期待できる。p+−
ドープされた制御ゲートによりドレイン側の分割・ゲー
ト・トランジスタのカットオフ電圧は酸化物層厚が僅か
でも十分に大きくなる。
フロントページの続き (56)参考文献 特開 平５−251710（ＪＰ，Ａ) 特開 平５−190860（ＪＰ，Ａ) 特開 平７−226447（ＪＰ，Ａ) 特開 平６−85274（ＪＰ，Ａ) 特開 平３−94473（ＪＰ，Ａ) 特開 平８−288411（ＪＰ，Ａ) 特開 平９−36105（ＪＰ，Ａ) 特開 平４−302477（ＪＰ，Ａ) 特開 平４−155870（ＪＰ，Ａ) 特開 平１−140775（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】柱体の形のｎチャネルEPROMを有する高集
    積半導体メモリであって、 該セルは前記柱体の脚部に拡がるn+ドープのソース領域
    と、柱体上に配置されたn+ドープのドレーン領域、n+ド
    ープの浮遊ゲート及び制御ゲートとを備え、 柱体の横方向寸法を、ｎチャネルEPROMに電圧が加わっ
    ていない状態では自由電荷に関して柱体が完全に空乏化
    されるように定めてあり、 浮遊ゲートを柱体の側壁に、かつ柱体を取り囲むように
    配置してあり、 制御ゲートを柱体ならびに浮遊ゲートを囲みかつ少なく
    とも部分領域内にこれらの間にある絶縁層と共に柱体の
    側壁上に配置してある メモリにおいて、 制御ゲートがp+ドープされた半導体材料から形成されて
    いる ことを特徴とする高集積半導体メモリ。
  2. 【請求項２】ｎチャネルEPROMがシリコンからなること
    を特徴とする請求項１記載の高集積半導体メモリ。
  3. 【請求項３】ａ）p+ドープされた基板上にエッチングマ
    スクを形成し、 ｂ）このエッチングマスクを用いた異方性のエッチング
    により複数の柱体を形成し、 ｃ）エッチバックされた基板範囲にn+注入を実施し、 ｄ）柱体を洗浄し、酸化物を各柱体上及びそれらの間に
    ある面上に成長させ、 ｅ）浮遊ゲートを形成するためのn+ドープされたポリシ
    リコンを析出させそして柱体間にある表面の範囲を異方
    性エッチングにより再び除去し、 ｆ）n+ドープされたポリシリコン上に共重合誘電体を析
    出させ、 ｇ）平坦化用媒質を析出させそして下方の柱体範囲をエ
    ッチバックし ｈ）共重合誘電体及び平坦化用媒質上の第１のポリシリ
    コンを等方的にエッチングし、 ｉ）エッチングにより露出した範囲上にゲート酸化物を
    成長させ、 ｊ）その上に制御ゲートを形成するためp+ドープされた
    ポリシリコン層を析出させ、 ｋ）第２のポリシリコン層を等方的にエッチングしもっ
    て第２のポリシリコン層が第１のポリシリコン層をさら
    に完全に覆うようにし、 ｌ）柱体の先端部において元来のエッチングマスクを取
    り除き、そしてそこに接触部を形成する ことを特徴とする請求項１記載の高集積半導体メモリの
    製造方法。
  4. 【請求項４】工程ａ）においてエッチングマスクを２つ
    の交差するスペーサ線を有する補助層のエッチングによ
    り形成し、その際スペーサ線の交差部分により形成され
    た格子がエッチングマスクを形成する ことを特徴とする請求項３記載の方法。
  5. 【請求項５】工程ｃ）において、第５主属の元素、特に
    砒素をドープする ことを特徴とする請求項３又は４記載の方法。
  6. 【請求項６】工程ｂ）で形成された側壁ポリマーを、注
    入工程ｃ）の後で等方性にエッチングする ことを特徴とする請求項３ないし５の１つに記載の方
    法。
  7. 【請求項７】工程ｆ）でONOを共重合誘電体として使用
    する ことを特徴とする請求項３ないし６の１つに記載の方
    法。
  8. 【請求項８】工程ｇ）でレジストを平坦化媒体として使
    用する ことを特徴とする請求項３ないし７の１つに記載の方
    法。
  9. 【請求項９】柱体をビット線方向よりもワード線方向で
    相互間隔を狭く形成する ことを特徴とする請求項３ないし８の１つに記載の方
    法。
  10. 【請求項１０】工程ｋ）で第２のポリシリコン層を、該
    ポリシリコン層により形成された制御ゲートがワード線
    方向で隣接する制御ゲートと接続し、ビット線方向にお
    いて隣接する制御ゲートと接続しないようにエッチング
    する ことを特徴とする請求項９記載の方法。
JP52472197A 1996-01-05 1996-12-11 高集積半導体メモリ及びその製造方法 Expired - Fee Related JP3246917B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19600307.5 1996-01-05
DE19600307A DE19600307C1 (de) 1996-01-05 1996-01-05 Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
PCT/DE1996/002386 WO1997025744A1 (de) 1996-01-05 1996-12-11 Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers

Publications (2)

Publication Number Publication Date
JPH11502066A JPH11502066A (ja) 1999-02-16
JP3246917B2 true JP3246917B2 (ja) 2002-01-15

Family

ID=7782235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52472197A Expired - Fee Related JP3246917B2 (ja) 1996-01-05 1996-12-11 高集積半導体メモリ及びその製造方法

Country Status (10)

Country Link
US (1) US6157060A (ja)
EP (1) EP0956592A1 (ja)
JP (1) JP3246917B2 (ja)
KR (1) KR100417449B1 (ja)
CN (1) CN1286182C (ja)
DE (1) DE19600307C1 (ja)
IN (1) IN190928B (ja)
RU (1) RU2153210C2 (ja)
UA (1) UA46079C2 (ja)
WO (1) WO1997025744A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358062B1 (ko) * 1998-12-30 2003-01-24 주식회사 하이닉스반도체 플래쉬메모리셀및그의제조방법
US6522587B1 (en) * 1999-06-23 2003-02-18 Seiko Epson Corporation Non-volatile semiconductor memory devices
JP3743486B2 (ja) 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2001007227A (ja) 1999-06-23 2001-01-12 Seiko Epson Corp 不揮発性半導体記憶装置
JP2001060674A (ja) 1999-08-20 2001-03-06 Seiko Epson Corp 不揮発性メモリトランジスタを含む半導体装置
JP3587100B2 (ja) 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
US6518123B2 (en) 2001-06-14 2003-02-11 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device with annular floating gate electrode and method for fabrication thereof
DE10130766B4 (de) * 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
WO2003015172A2 (en) * 2001-08-06 2003-02-20 Koninklijke Philips Electronics N.V. Method of manufacturing a non-volatile memory
DE10146215A1 (de) * 2001-09-19 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeicherelement-Anordnung, Verfahren zum Betreiben einer Halbleiterspeicherelement-Anordnung und Halbleiterspeicherelement-Anordnung
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
DE10241172B4 (de) * 2002-09-05 2008-01-10 Qimonda Ag Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung
DE10304654A1 (de) * 2003-02-05 2004-08-19 Infineon Technologies Ag Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzelle
US7276754B2 (en) * 2003-08-29 2007-10-02 Micron Technology, Inc. Annular gate and technique for fabricating an annular gate
US7388251B2 (en) * 2004-08-11 2008-06-17 Micron Technology, Inc. Non-planar flash memory array with shielded floating gates on silicon mesas
KR100640620B1 (ko) * 2004-12-27 2006-11-02 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
KR100680291B1 (ko) * 2005-04-22 2007-02-07 한국과학기술원 Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법
WO2006132158A1 (ja) * 2005-06-10 2006-12-14 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置およびその製造方法
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
KR100682537B1 (ko) 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20070267618A1 (en) * 2006-05-17 2007-11-22 Shoaib Zaidi Memory device
US9461182B2 (en) 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
KR100958627B1 (ko) * 2007-12-27 2010-05-19 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8077512B2 (en) * 2009-08-18 2011-12-13 Nanya Technology Corp. Flash memory cell and method for operating the same
US8916920B2 (en) * 2011-07-19 2014-12-23 Macronix International Co., Ltd. Memory structure with planar upper surface
JP5667017B2 (ja) * 2011-09-03 2015-02-12 猛英 白土 半導体装置及びその製造方法
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US10256098B2 (en) 2015-10-29 2019-04-09 Micron Technology, Inc. Integrated assemblies containing germanium

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US5053842A (en) * 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
JP2877462B2 (ja) * 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
JP2743571B2 (ja) * 1990-10-18 1998-04-22 日本電気株式会社 半導体不揮発性記憶装置
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3141520B2 (ja) * 1992-05-26 2001-03-05 ソニー株式会社 不揮発性記憶素子の製造方法
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JPH07235649A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US5460988A (en) * 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
DE19526011C1 (de) * 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken

Also Published As

Publication number Publication date
EP0956592A1 (de) 1999-11-17
RU2153210C2 (ru) 2000-07-20
CN1286182C (zh) 2006-11-22
US6157060A (en) 2000-12-05
KR100417449B1 (ko) 2004-06-04
UA46079C2 (uk) 2002-05-15
WO1997025744A1 (de) 1997-07-17
CN1207204A (zh) 1999-02-03
JPH11502066A (ja) 1999-02-16
DE19600307C1 (de) 1998-01-08
IN190928B (ja) 2003-09-06
KR19990076991A (ko) 1999-10-25

Similar Documents

Publication Publication Date Title
JP3246917B2 (ja) 高集積半導体メモリ及びその製造方法
US9659946B2 (en) Self-aligned source for split-gate non-volatile memory cell
JP3615765B2 (ja) リードオンリメモリセル装置の製造方法
JP3159850B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP4883664B2 (ja) メモリアレイの製造方法
US4597060A (en) EPROM array and method for fabricating
US8928060B2 (en) Architecture to improve cell size for compact array of split gate flash cell
US7160780B2 (en) Method of manufacturing a fin field effect transistor
KR100415973B1 (ko) Dram셀장치및그제조방법
KR101670596B1 (ko) 메모리 디바이스 및 이를 제조하기 위한 방법
US20050074949A1 (en) Semiconductor device and a method for fabricating the semiconductor device
JPH09504655A (ja) 不揮発性側壁メモリセル及びその製造方法
US9978761B2 (en) Self-aligned flash memory device
JP2001291785A (ja) スプリット・ゲート不揮発性メモリ用の組み合わされた自己整合ソースおよびｏｎｏキャパシタ
TW200828515A (en) Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
WO2001011691A1 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6429076B2 (en) Flash EPROM memory cell having increased capacitive coupling and method of manufacture thereof
JP2006100823A (ja) Ｓｏｉ上のｍｆｉｓ強誘電体メモリアレイおよびその製造方法
JP2023544018A (ja) 消去ゲートがワード線ゲートの上方に配設されたスプリットゲート２ビット不揮発性メモリセル及びその製造方法
KR100593599B1 (ko) 반도체 소자의 제조 방법
WO2021002892A1 (en) Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates
JP2002141425A (ja) フラッシュ・メモリセル性能を改良するための側壁プロセス
KR101111917B1 (ko) 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법
TWI424536B (zh) 三維反及型記憶體及其製作方法
KR100871982B1 (ko) 플래시 메모리 셀 및 그 제조 방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees