JP2006100823A - Ｓｏｉ上のｍｆｉｓ強誘電体メモリアレイおよびその製造方法 - Google Patents
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Abstract
【課題】薄く、完全に空乏化されたＳＯＩデバイス上に形成されたデバイスに適したブロック消去の方法を提供する。
【解決手段】本発明によるＭＦＩＳメモリアレイをブロック消去する方法は、複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することを含む。共通のワード線に接続された全てのＭＦＩＳメモリトランジスタ（４９）は共通のソース（５２）を有しており、各トランジスタのドレイン（５０）がビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルがＰ＋領域によって分離され、ＳＯＩ基板上のＰ＋基板領域（３６）にさらに結合されている。本方法では、さらに、ワード線に沿った全てのビット出力、共通のソース、Ｐ＋基板領域を一斉にグランド電位に維持する間において、ワード線に負のプログラミング電圧が印加される。
【選択図】 図１４
【解決手段】本発明によるＭＦＩＳメモリアレイをブロック消去する方法は、複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することを含む。共通のワード線に接続された全てのＭＦＩＳメモリトランジスタ（４９）は共通のソース（５２）を有しており、各トランジスタのドレイン（５０）がビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルがＰ＋領域によって分離され、ＳＯＩ基板上のＰ＋基板領域（３６）にさらに結合されている。本方法では、さらに、ワード線に沿った全てのビット出力、共通のソース、Ｐ＋基板領域を一斉にグランド電位に維持する間において、ワード線に負のプログラミング電圧が印加される。
【選択図】 図１４
Description
本発明のデバイス構造および製造方法は、概して、半導体技術に関し、より詳しくは、金属−強誘電体−絶縁体−半導体（ＭＦＩＳ）トランジスタ構造およびその製造方法に関する。ＭＦＩＳトランジスタは、ゲート誘電体がシリコン酸化物、または高誘電率（ｈｉｇｈ−ｋ）材料を含めた別のゲート絶縁体であり得るＭＦＯＳトランジスタと類似している。
以前は、単一トランジスタ強誘電体メモリアレイは、バルクシリコン上に作成されていた。バルクシリコン上の強誘電体メモリアレイは、基板またはｐ型ウェルにバイアスをかけることによってブロック消去され得る。ブロック消去を行うこの方法は、ボディバイアスに信頼性のない、薄く、完全に空乏化されたＳＯＩデバイス上に形成されたデバイスには適さない。
本発明は、以下の手段を提供する。
（項目１）
ＭＦＩＳメモリアレイであって、
ＳＯＩ基板の上に形成された、第１のソース、第１のドレイン、および第１のチャネルを有する第１のＭＦＩＳトランジスタと、
該ＳＯＩ基板の上に形成された第２のソース、第２のドレイン、および第２のチャネルを有する第２のＭＦＩＳトランジスタと、
該第１のチャネルを該第２のチャネルに接続するワード線と、
該第１のチャネルと該第２のチャネルとの間に配置された第１のＰ＋領域と、
第２のＰ＋領域を介して該第２のチャネルに接続されたＰ＋基板領域と
を備えた、ＭＦＩＳメモリアレイ。
ＭＦＩＳメモリアレイであって、
ＳＯＩ基板の上に形成された、第１のソース、第１のドレイン、および第１のチャネルを有する第１のＭＦＩＳトランジスタと、
該ＳＯＩ基板の上に形成された第２のソース、第２のドレイン、および第２のチャネルを有する第２のＭＦＩＳトランジスタと、
該第１のチャネルを該第２のチャネルに接続するワード線と、
該第１のチャネルと該第２のチャネルとの間に配置された第１のＰ＋領域と、
第２のＰ＋領域を介して該第２のチャネルに接続されたＰ＋基板領域と
を備えた、ＭＦＩＳメモリアレイ。
（項目２）
上記第１のソースと上記第２のソースとが共通のソースを形成する、項目１に記載のＭＦＩＳメモリアレイ。
上記第１のソースと上記第２のソースとが共通のソースを形成する、項目１に記載のＭＦＩＳメモリアレイ。
（項目３）
上記第１のＭＦＩＳトランジスタが、ＰＧＯと、ＰＺＴと、ＳＢＴと、ＳＢＯと、ＳＢＴＯと、ＳＢＴＮと、ＳＴＯと、ＢＴＯと、ＢＬＴと、ＬＮＯと、ＹＭｎＯ３とからなる群から選択された強誘電体ゲート材料をさらに含む、項目１に記載のＭＦＩＳメモリアレイ。
上記第１のＭＦＩＳトランジスタが、ＰＧＯと、ＰＺＴと、ＳＢＴと、ＳＢＯと、ＳＢＴＯと、ＳＢＴＮと、ＳＴＯと、ＢＴＯと、ＢＬＴと、ＬＮＯと、ＹＭｎＯ３とからなる群から選択された強誘電体ゲート材料をさらに含む、項目１に記載のＭＦＩＳメモリアレイ。
（項目４）
上記ワード線がＩｒまたはＰｔである、項目１に記載のＭＦＩＳメモリアレイ。
上記ワード線がＩｒまたはＰｔである、項目１に記載のＭＦＩＳメモリアレイ。
（項目５）
第３のソースおよび第３のチャネルを有する第３のＭＦＩＳトランジスタと、
第４のソースおよび第４のチャネルを有する第４のＭＦＩＳトランジスタとをさらに備え、第２のワード線が該第３のチャネルを該第４のチャネルに接続し、該第３のソースと該第４のソースとが、上記第１のソースと上記第２のソースとともに上記共通のソースを形成する、項目２に記載のＭＦＩＳメモリアレイ。
第３のソースおよび第３のチャネルを有する第３のＭＦＩＳトランジスタと、
第４のソースおよび第４のチャネルを有する第４のＭＦＩＳトランジスタとをさらに備え、第２のワード線が該第３のチャネルを該第４のチャネルに接続し、該第３のソースと該第４のソースとが、上記第１のソースと上記第２のソースとともに上記共通のソースを形成する、項目２に記載のＭＦＩＳメモリアレイ。
（項目６）
ＭＦＩＳアレイを形成する方法であって、
絶縁材料の上にあるシリコンフィルムを有するＳＯＩ基板を提供することと、
該ＳＯＩ基板の上にゲート酸化物層を形成することと、
該ゲート酸化物層の上にゲート層を堆積することと、
該ゲート層の上に第１のハードマスクを形成することと、
該第１のハードマスクの上に第２のハードマスクを形成することと、
ゲート領域を保護するために該第２のハードマスクをパターニングすることと、
アクティブ領域を保護するためにフォトレジストを塗布し、パターニングすることと、
下にある材料を保護するために該フォトレジストおよび該第２のハードマスクを用い、該第１のハードマスクと、該ゲート層と、該ゲート酸化物層と、該ＳＯＩシリコンフィルムとをエッチングすることと、
該第２のハードマスクと、該第１のハードマスクと、該ゲート層とをエッチングすることと、
該ＳＯＩシリコンフィルムの露出した部分をドープするために、該ゲート酸化物層を介してＰ＋イオン注入を行い、その後に該フォトレジストを剥離することと、
ＣＶＤ酸化物を堆積し、部分的なエッチバックを行うことによって、該第２のハードマスクと、該第２のハードマスクに保護されていない該ゲート層の部分とを露出させることと、
エッチングすることによって、該ゲート層の露出した領域を除去することと、
該ゲート領域に隣接してＮ＋ソース／ドレイン領域を形成することと、
該ゲート層の該露出した領域が除去された領域における該ＳＯＩシリコンフィルムの中にＰ＋基板領域を形成することと、
酸化物を堆積し、ＣＭＰ研磨することによって、該ゲート層を露出させることと、
エッチングすることによって、該露出したゲート層および該下にあるゲート酸化物層を除去することと、
ｈｉｇｈ−ｋ誘電体ゲート材料を堆積し、その後に強誘電体ゲート材料を堆積することと、
該強誘電体ゲート材料を研磨することによって強誘電体ゲートを形成することと、
該強誘電体ゲートの上に上部電極を堆積し、パターニングすることによって、ワード線を形成することと、
該上部電極の上に酸化物のキャップを堆積することと、
該酸化物のキャップを介して電気コンタクトを形成することと
を包含する、ＭＦＩＳアレイを形成する方法。
ＭＦＩＳアレイを形成する方法であって、
絶縁材料の上にあるシリコンフィルムを有するＳＯＩ基板を提供することと、
該ＳＯＩ基板の上にゲート酸化物層を形成することと、
該ゲート酸化物層の上にゲート層を堆積することと、
該ゲート層の上に第１のハードマスクを形成することと、
該第１のハードマスクの上に第２のハードマスクを形成することと、
ゲート領域を保護するために該第２のハードマスクをパターニングすることと、
アクティブ領域を保護するためにフォトレジストを塗布し、パターニングすることと、
下にある材料を保護するために該フォトレジストおよび該第２のハードマスクを用い、該第１のハードマスクと、該ゲート層と、該ゲート酸化物層と、該ＳＯＩシリコンフィルムとをエッチングすることと、
該第２のハードマスクと、該第１のハードマスクと、該ゲート層とをエッチングすることと、
該ＳＯＩシリコンフィルムの露出した部分をドープするために、該ゲート酸化物層を介してＰ＋イオン注入を行い、その後に該フォトレジストを剥離することと、
ＣＶＤ酸化物を堆積し、部分的なエッチバックを行うことによって、該第２のハードマスクと、該第２のハードマスクに保護されていない該ゲート層の部分とを露出させることと、
エッチングすることによって、該ゲート層の露出した領域を除去することと、
該ゲート領域に隣接してＮ＋ソース／ドレイン領域を形成することと、
該ゲート層の該露出した領域が除去された領域における該ＳＯＩシリコンフィルムの中にＰ＋基板領域を形成することと、
酸化物を堆積し、ＣＭＰ研磨することによって、該ゲート層を露出させることと、
エッチングすることによって、該露出したゲート層および該下にあるゲート酸化物層を除去することと、
ｈｉｇｈ−ｋ誘電体ゲート材料を堆積し、その後に強誘電体ゲート材料を堆積することと、
該強誘電体ゲート材料を研磨することによって強誘電体ゲートを形成することと、
該強誘電体ゲートの上に上部電極を堆積し、パターニングすることによって、ワード線を形成することと、
該上部電極の上に酸化物のキャップを堆積することと、
該酸化物のキャップを介して電気コンタクトを形成することと
を包含する、ＭＦＩＳアレイを形成する方法。
（項目７）
上記ゲート層がポリシリコンまたはシリコンゲルマニウムである、項目６に記載の方法。
上記ゲート層がポリシリコンまたはシリコンゲルマニウムである、項目６に記載の方法。
（項目８）
上記第１のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、項目６に記載の方法。
上記第１のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、項目６に記載の方法。
（項目９）
上記第２のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、項目６に記載の方法。
上記第２のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、項目６に記載の方法。
（項目１０）
Ｎ＋ソース／ドレイン領域を形成することが、
、該ソース／ドレイン領域の外部の領域を保護するために、フォトレジストを塗布し、パターニングすることと、
上記ＳＯＩシリコンフィルムの露出した部分にリンイオンまたはヒ素イオンを注入することとを包含する、項目６に記載の方法。
Ｎ＋ソース／ドレイン領域を形成することが、
、該ソース／ドレイン領域の外部の領域を保護するために、フォトレジストを塗布し、パターニングすることと、
上記ＳＯＩシリコンフィルムの露出した部分にリンイオンまたはヒ素イオンを注入することとを包含する、項目６に記載の方法。
（項目１１）
Ｎ＋ソース／ドレイン領域を形成することが、
側壁を形成することと、
シリコンのエピタキシャル層にリンイオンまたはヒ素イオンを注入する前に、選択性のエピタキシャル成長を行うことによって約２０ｎｍ〜約５０ｎｍの間の厚みを有する該シリコンのエピタキシャル層を形成することとを包含する、項目７に記載の方法。
Ｎ＋ソース／ドレイン領域を形成することが、
側壁を形成することと、
シリコンのエピタキシャル層にリンイオンまたはヒ素イオンを注入する前に、選択性のエピタキシャル成長を行うことによって約２０ｎｍ〜約５０ｎｍの間の厚みを有する該シリコンのエピタキシャル層を形成することとを包含する、項目７に記載の方法。
（項目１２）
Ｎ＋ソース／ドレイン領域を形成することが、共通のワード線に沿ったトランジスタに対して、共有のソースを形成する、項目６に記載の方法。
Ｎ＋ソース／ドレイン領域を形成することが、共通のワード線に沿ったトランジスタに対して、共有のソースを形成する、項目６に記載の方法。
（項目１３）
上記ｈｉｇｈ−ｋ誘電体ゲート材料が、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ２、またはＺｒＡｌＯ２である、項目６に記載の方法。
上記ｈｉｇｈ−ｋ誘電体ゲート材料が、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ２、またはＺｒＡｌＯ２である、項目６に記載の方法。
（項目１４）
上記強誘電体ゲート材料が、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、またはＹＭｎＯ３である、項目６に記載の方法。
上記強誘電体ゲート材料が、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、またはＹＭｎＯ３である、項目６に記載の方法。
（項目１５）
上記上部電極がＩｒまたはＰｔである、項目６に記載の方法。
上記上部電極がＩｒまたはＰｔである、項目６に記載の方法。
（項目１６）
ＭＦＩＳメモリアレイをブロック消去する方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
該ワード線に沿った全てのビット出力と、該共通のソースと、該Ｐ＋基板領域とを同時にグランド電位に維持している間において、該ワード線に負のプログラミング電圧を印加することと
を包含する、方法。
ＭＦＩＳメモリアレイをブロック消去する方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
該ワード線に沿った全てのビット出力と、該共通のソースと、該Ｐ＋基板領域とを同時にグランド電位に維持している間において、該ワード線に負のプログラミング電圧を印加することと
を包含する、方法。
（項目１７）
上記負のプログラミング電圧が約−３Ｖ〜約−５Ｖの間にある、項目１６に記載の方法。
上記負のプログラミング電圧が約−３Ｖ〜約−５Ｖの間にある、項目１６に記載の方法。
（項目１８）
単一のワード線に上記負のプログラミング電圧を印加することによって単一のワードをブロック消去する、項目１６に記載の方法。
単一のワード線に上記負のプログラミング電圧を印加することによって単一のワードをブロック消去する、項目１６に記載の方法。
（項目１９）
全てのビット出力と、全てのソースと、上記Ｐ＋基板領域とをグランド電位に維持している間において、全てのワード線に上記負のプログラミング電圧を印加することによって、上記ＭＦＩＳメモリアレイの全体をブロック消去する、項目１６に記載の方法。
全てのビット出力と、全てのソースと、上記Ｐ＋基板領域とをグランド電位に維持している間において、全てのワード線に上記負のプログラミング電圧を印加することによって、上記ＭＦＩＳメモリアレイの全体をブロック消去する、項目１６に記載の方法。
（項目２０）
ＭＦＩＳメモリアレイの中において選択されたビットをプログラミングする方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
選択されていない全てのビット線と、選択されていない全てのワード線と、全てのソースとに正のプログラミング電圧の一割合を同時に印加し、該Ｐ＋基板領域をグランド電位に維持している間において、選択されたビットをグランド電位に維持し、選択されたワード線にパルス状の該正のプログラミング電圧を印加することと
を包含する、方法。
ＭＦＩＳメモリアレイの中において選択されたビットをプログラミングする方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
選択されていない全てのビット線と、選択されていない全てのワード線と、全てのソースとに正のプログラミング電圧の一割合を同時に印加し、該Ｐ＋基板領域をグランド電位に維持している間において、選択されたビットをグランド電位に維持し、選択されたワード線にパルス状の該正のプログラミング電圧を印加することと
を包含する、方法。
（項目２１）
上記選択されたビットが、該選択されたビットに接続されたビット線を選択することによって、選択される、項目２０に記載の方法。
上記選択されたビットが、該選択されたビットに接続されたビット線を選択することによって、選択される、項目２０に記載の方法。
（項目２２）
上記正のプログラミング電圧の上記一割合が、該プログラミング電圧の約２０％〜約７０％の間にある、項目２０に記載の方法。
上記正のプログラミング電圧の上記一割合が、該プログラミング電圧の約２０％〜約７０％の間にある、項目２０に記載の方法。
（項目２３）
上記正のプログラミング電圧が約３Ｖ〜約５Ｖの間にある、項目２２に記載の方法。
上記正のプログラミング電圧が約３Ｖ〜約５Ｖの間にある、項目２２に記載の方法。
（項目２４）
１つの共通のワード線に沿った複数のビットが選択される、項目２０に記載の方法。
１つの共通のワード線に沿った複数のビットが選択される、項目２０に記載の方法。
（摘要）
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイであって、共通のワード線に接続されたＭＦＩＳメモリトランジスタは全て共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿ったＭＦＩＳチャネルの全てがＰ＋領域によって分離されており、Ｐ＋領域によってＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ＭＦＩＳメモリアレイが提供される。ＳＯＩ基板の上にＭＦＩＳメモリアレイを作成する方法と、１つまたは複数のワード線のブロック消去を実行する方法と、ビットを選択的にプログラミングする方法についても、提供される。
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイであって、共通のワード線に接続されたＭＦＩＳメモリトランジスタは全て共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿ったＭＦＩＳチャネルの全てがＰ＋領域によって分離されており、Ｐ＋領域によってＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ＭＦＩＳメモリアレイが提供される。ＳＯＩ基板の上にＭＦＩＳメモリアレイを作成する方法と、１つまたは複数のワード線のブロック消去を実行する方法と、ビットを選択的にプログラミングする方法についても、提供される。
シリコンオンインシュレータ（ＳＯＩ）基板を用意する。シリコンフィルムを薄くすることによって、結果得られるデバイスの完全なデプリーション操作に適する構造を提供する。薄くすることは、熱酸化と酸化物の除去とを用いて達成され得る。結果得られるデバイスのスレッショルド電圧を調節するために、イオン注入が行われ得る。フォトレジストを用いることによって、後にメモリ以外のトランジスタを含むことになる制御領域のフィールド領域からシリコンを選択的にエッチングする。
ＳＯＩ基板を用意した後に、熱を用いて二酸化シリコンを成長させることによって、ゲート酸化物層を形成する。もしくは、二酸化シリコンを堆積することによって、ゲート酸化物層を形成する。次いで、ゲート酸化物層の上にゲート層を堆積する。ゲート層は、ポリシリコン、またはシリコンゲルマニウム、または、メモリトランジスタの犠牲ゲートおよびメモリ以外のトランジスタの最終ゲート電極として適切な別の材料を含み得る。ゲート層は、Ｎ＋またはＰ＋にドープされ得る。ゲート層は、約５０ｎｍ〜約３００ｎｍの間の厚みに形成され得る。次いで、ゲート層の上に二酸化シリコンのハードマスク層を堆積し、その後に、二酸化シリコンのハードマスク層の上に窒化物のハードマスク層を堆積する。二酸化シリコンのハードマスク層および窒化物のハードマスク層はともに、約２０ｎｍ〜約５０ｎｍの間の厚みに形成され得る。可能なハードマスク材料として二酸化シリコンと窒化物とについて記載してきたが、Ｔｉ、ＴｉＮ、Ａｌ２Ｏ３などの選択性エッチングに適した別のハードマスク材料も用いられ得る。
次いで、フォトレジストの層を堆積し、パターニングすることによって、ゲート領域（後にメモリアレイ構造におけるワード線に一致する領域）を保護する。ゲート領域上の窒化物のハードマスクを残して、窒化物のハードマスクをエッチングする。次いで、フォトレジストの層を除去する。
図１は、最初の製造中におけるＭＦＩＳ強誘電体メモリアレイ構造１０の平面図を示す。別のフォトレジストの層１２を堆積し、パターニングすることによって、アクティブ領域を保護する。窒化物のハードマスク１４がゲート領域の上に示されている。
図２および図３を説明すると、図２は、図１の２−２に沿った断面図であり、図３は、図１の３−３に沿った断面図である。フォトレジスト１２と窒化物のハードマスク１４とを組み合わせて用いることによって、ＳＯＩ基板２８から絶縁体２４と、もしあれば下地基板２６とを残して、二酸化シリコンのハードマスク１６と、ゲート層１８と、ゲート酸化物層２０と、ＳＯＩ基板のシリコンフィルム２２とをエッチングする。このエッチング工程によって、シリコンフィルムの上に横たわらずに、絶縁体２４の領域によって分離された、アクティブ領域のＳＯＩ領域の隔離されたアイランドが生成される。この時点においてフォトレジスト１２を剥離するべきではない。
フォトレジスト１２が無傷のままである場合において、図４および図５に示されるように、フォトレジスト１２は、窒化物のハードマスク１４と、シリコン酸化物のハードマスク１６と、ゲート層１８とをエッチングするためのマスクとして用いられ得る。次いで、任意の最先端技術のＰ＋イオン注入を用いることによって、ゲート酸化物層２０を介して露出したシリコンフィルム２２の部分をドープすることによって、Ｐ＋領域３０を形成する。このイオン注入に、例えば、約１ｋｅＶ〜約１０ｋｅＶの間のエネルギーおよび５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２のドーズ量におけるホウ素のイオン注入が用いられ得る。Ｐ＋注入の後に、フォトレジスト１２を剥離するべきである。フォトレジスト１２が十分に無傷でない場合において、フォトレジスト１２は、剥離され得て、再びパターニングされ得る。これは、エッチング工程の間において等しくセルフアラインメントを提供しないために、望ましくなくあり得る。
次いで、例えばＣＶＤ堆積を用いて、二酸化シリコンの層３２を堆積する。次いで、不完全なエッチバックを行うことによって、窒化物のハードマスク１４が露出するまで二酸化シリコンを除去する。このエッチバックは、ドライエッチングプロセス、またはＣＭＰプロセス、またはＣＭＰプロセスの後にウェットもしくはドライエッチングプロセスを行う組み合わせのプロセスのいずれかであり得る。図６および図７に示されるように、この不完全なエッチバックによって、窒化物のハードマスク１４に覆われていない部分においてゲート層１８が露出する。不完全なエッチングバックの後において、Ｐ＋領域３０の上に約１００ｎｍ〜約２５０ｎｍの間の二酸化シリコンの層が残るように、最初のＣＶＤ堆積は、十分に厚い必要がある。
図８および図９に示されるように、次いで、異方性エッチングを用いることによって、露出したゲート層１８をエッチングし、それによって、窒化物のハードマスク１４に覆われていない領域のゲート層１８を除去する。次いで、２つのイオン注入を行う。１つは、ソース／ドレイン領域３４を形成するＮ＋ソース／ドレインのイオン注入であり、もう一方は、基板領域３６に対するＰ＋注入である。この２つの注入の順序は重要ではないが、各々には、マスク工程が必要である。１つのマスク工程では、Ｎ＋注入の間においてソース／ドレイン領域の外側の領域３６を保護し、もう一方では、基板領域３６のＰ＋基板注入の間においてソース／ドレイン領域と別の領域とを保護する。リンイオンの場合では約５ｋｅＶ〜約３０ｋｅＶの間のエネルギーにおいて、ヒ素イオンの場合では約１０ｋｅＶ〜約６０ｋｅＶの間のエネルギーにおいて、５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２のリンイオンまたはヒ素イオンを用いて、Ｎ＋領域が注入され得る。Ｐ＋イオン注入は、ホウ素イオンの場合において１ｋｅＶ〜１０ｋｅＶの間において、５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２である。
代替実施形態において、レイズド（ｒａｉｓｅｄ）・ソース／ドレイン構造（図示せず）が用いられ得る。それは、例えば酸化物または窒化物を用いて側壁を形成し、シリコン酸化物によって覆われていないか、または、ゲート層と、窒化物のハードマスクと、シリコン酸化物のハードマスクとによって形成されたゲートスタックによって覆われていない、シリコンフィルム上の全ての酸化物を除去することによって、達成され得る。次いで、選択性のエピタキシャル成長によって、露出したシリコンフィルムの上に約２０ｎｍ〜約５０ｎｍの間のシリコンを成長させる。次いで、ソース／ドレイン領域および基板領域を形成するために、上記のＰ＋およびＮ＋イオン注入工程が行われ得る。
シリコンフィルム２２の上端と窒化物のハードマスク１４の上端との距離の約１．５〜約２．０倍の厚みに、酸化物の別の層３８を堆積する。図１０および図１１に示されるように、ゲート層１８の表面が露出するまで、例えばＣＭＰを用いて、酸化物の層３８を研磨する。
ゲート層１８の下にあるゲート酸化物層２０の領域とともに、ゲート層１８の残部をエッチングして除去する。図１２および図１３に示されるように、約３ｎｍ〜約５０ｎｍの間の厚みに、ｈｉｇｈ−ｋ誘電体材料（例えば、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ２、ＺｒＡｌＯ２）の層４０を堆積する。次いで、強誘電体材料を堆積し、例えばＣＭＰを用いて、平坦化する。その平坦化はｈｉｇｈ−ｋ誘電体材料４０において、またはｈｉｇｈ−ｋ誘電体材料４０をわずかに越えて停止し、それによって、強誘電体ゲート４２が形成される。
強誘電体材料は、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、またはＹＭｎＯ８であり得る。次いで、例えばＰｔまたはＩｒであり得る上部電極４４を形成し、ワード線としての機能を果たす。次いで、二酸化シリコンの層を堆積し、第１のメタライゼーションを完了することによって、上部電極４４へのコンタクト４５と、ビットコンタクト４６と、基板コンタクト４８とが提供される。
強誘電体材料は、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、またはＹＭｎＯ８であり得る。次いで、例えばＰｔまたはＩｒであり得る上部電極４４を形成し、ワード線としての機能を果たす。次いで、二酸化シリコンの層を堆積し、第１のメタライゼーションを完了することによって、上部電極４４へのコンタクト４５と、ビットコンタクト４６と、基板コンタクト４８とが提供される。
図１４は、ＭＦＩＳ強誘電体メモリアレイ構造の平面図である。断面１２−１２は図１２に、断面１３−１３は図１３に相当する。図示されたＭＦＩＳ強誘電体メモリアレイ構造の実施形態は、２×３のメモリアレイである。参照番号４９において示された各メモリトランジスタは、ビット出力としての機能を果たすドレイン５０を有する。各ドレイン５０は隔離されている。所定のワード線に沿ったメモリトランジスタは、共通のソース５２を有する。本実施形態において示されているように、隣接したワード線に沿ったメモリトランジスタは、同一の共通のソース５２を共有する。図１３に示されるように、所定のワード線に沿ったメモリトランジスタのチャネルは、シリコンフィルム２２の残部に対応する共通のシリコンアイランドに形成され、Ｐ＋領域３０によって分離されている。その共通のシリコンアイランドは、Ｐ＋である基板領域３６を含んでいる。少なくとも１つのソースコンタクト６０が提供される。それぞれの上部電極４４に、ワードコンタクト６２および６４が接続されている。基板領域３６は、基板コンタクト４８を有し、各ドレインは、ビットコンタクト４６を有する。
本ＭＦＩＳ強誘電体メモリアレイ構造では、高いスレッショルド電圧へとブロック消去され得る。本方法の一実施形態において、プログラミング電圧Ｖｐは、約３Ｖ〜約５Ｖの間であり得る。ブロック消去を達成するために、ワード線に接触した全てのビット線とソースと基板とをグランド電位に維持している間において、例えばワードコンタクト６２に負のプログラミング電圧を印加することによって、ワード線に負のプログラミング電圧を印加する。負のプログラミング電圧−Ｖｐは、約−３Ｖ〜約−５Ｖの範囲内にある。消去されたブロックは、全てのメモリアレイに至るまで１つのワードであり得る。ワード線の電位が、各トランジスタチャネルのソースと、ドレインと、基板とに対して負であるために、チャネルは蓄積状態である。ワード線に沿った各トランジスタのチャネルの表面において、正孔が蓄積される。所定のワード線において、隣接したＰ＋隔離層を介して各ビットのチャネルが互いに接続されているために、トランジスタのチャネルの電位は基板領域３６の電位（本例において、グランド電位）と同じに保たれている。所定のワード線に接続された強誘電体トランジスタのゲートとチャネルとの電位差は、−Ｖｐである。それらのトランジスタの強誘電体コンデンサは、各強誘電体ゲート４２の上部に正電荷を引き寄せる。選択されたワード内の全てのトランジスタは、この時点において、高いスレッショルド電圧にプログラミングされている。
個々のトランジスタが選択され、低いスレッショルド電圧にプログラミングされ得る。基板線はグランドされる。選択されていないビット線の全てと、選択されなていないワード線と、全てのソースとは、プログラミング電圧＋Ｖｐのｘ倍のバイアスがかけられる。ここで、ｘは０．２〜０．７である。低いスレッショルド電圧に所定のビット（例えば、ワード線（Ｗ１）とビット線（Ｂ２）とが交差する位置におけるトランジスタに対応するＢ１２）を選択的にプログラミングするために、ワード線（Ｗ１）を＋Ｖｐにパルスさせ、その一方で、ビット線（Ｂ２）をグランドにセットする。Ｂ１２に対応するメモリトランジスタが作動される。全ての選択されていないメモリトランジスタのチャネルに至るまでのゲートにおける電位差は、（１−ｘ）Ｖｐに過ぎない。従って、このプログラミング操作は、それらのスレッショルド電圧に影響を及ぼさない。所定のワードにおける複数のビットが、同時に低いスレッショルド電圧にプログラミングされ得る。従って、ワードベースのプログラミングを実行することができる。
Ｗ１に沿った別の全てのトランジスタのゲート電極は＋Ｖｐにあるが、基板はグランド電位にあり、ソース電圧およびドレイン電圧はｘＶｐに保たれている。それらの選択されていないトランジスタのチャネルは空乏化されている。それらの選択されていないトランジスタにおけるゲートとチャネルとの電位差はＶｐよりもかなり小さい。従って、それらの選択されていないトランジスタのスレッショルド電圧は、選択性のプログラミング操作によって変更されない。
選択されたビットとして同一のビット線を共有するトランジスタに関しては、ビット線およびワード線の電圧は（１−ｘ）Ｖｐであり、それらはオフ状態であり、チャネルは空乏化されている。従って、選択性のプログラミング操作は、それらの選択されていないトランジスタのスレッショルドに影響を及ぼさない。
相対位置に関する用語（例えば、上、下）は、単に添付の図面の方向に関連する記載を簡略化するために用いたものであり、処理中および処理後の実際の方向は全く任意である。
特定の好適な実施形態を含めた実施形態について記載してきたが、本発明の範囲は特定の実施形態に制限されない。正しくは、添付の特許請求の範囲によって本発明の範囲が決定されるべきである。
１０ ＭＦＩＳ強誘電体メモリアレイ構造
１２ フォトレジスト
１４ 窒化物のハードマスク
１６ 二酸化シリコンのハードマスク
１８ ゲート層
２０ ゲート酸化物層
２２ シリコンフィルム
２４ 絶縁体
２６ 下地基板
２８ ＳＯＩ基板
３０ Ｐ＋領域
３２ 二酸化シリコンの層
３４ ソース／ドレイン領域
３６ 基板領域
３８ 酸化物の層
４０ ｈｉｇｈ−ｋ誘電体
４２ 強誘電体ゲート
４４ 上部電極
４５ コンタクト
４６ ビットコンタクト
４８ 基板コンタクト
４９ メモリトランジスタ
５０ ドレイン
５２ 共通のソース
６０ ソースコンタクト
６２、６４ ワードコンタクト
１２ フォトレジスト
１４ 窒化物のハードマスク
１６ 二酸化シリコンのハードマスク
１８ ゲート層
２０ ゲート酸化物層
２２ シリコンフィルム
２４ 絶縁体
２６ 下地基板
２８ ＳＯＩ基板
３０ Ｐ＋領域
３２ 二酸化シリコンの層
３４ ソース／ドレイン領域
３６ 基板領域
３８ 酸化物の層
４０ ｈｉｇｈ−ｋ誘電体
４２ 強誘電体ゲート
４４ 上部電極
４５ コンタクト
４６ ビットコンタクト
４８ 基板コンタクト
４９ メモリトランジスタ
５０ ドレイン
５２ 共通のソース
６０ ソースコンタクト
６２、６４ ワードコンタクト
Claims (24)
- ＭＦＩＳメモリアレイであって、
ＳＯＩ基板の上に形成された、第１のソース、第１のドレイン、および第１のチャネルを有する第１のＭＦＩＳトランジスタと、
該ＳＯＩ基板の上に形成された第２のソース、第２のドレイン、および第２のチャネルを有する第２のＭＦＩＳトランジスタと、
該第１のチャネルを該第２のチャネルに接続するワード線と、
該第１のチャネルと該第２のチャネルとの間に配置された第１のＰ＋領域と、
第２のＰ＋領域を介して該第２のチャネルに接続されたＰ＋基板領域と
を備えた、ＭＦＩＳメモリアレイ。 - 前記第１のソースと前記第２のソースとが共通のソースを形成する、請求項１に記載のＭＦＩＳメモリアレイ。
- 前記第１のＭＦＩＳトランジスタが、ＰＧＯと、ＰＺＴと、ＳＢＴと、ＳＢＯと、ＳＢＴＯと、ＳＢＴＮと、ＳＴＯと、ＢＴＯと、ＢＬＴと、ＬＮＯと、ＹＭｎＯ３とからなる群から選択された強誘電体ゲート材料をさらに含む、請求項１に記載のＭＦＩＳメモリアレイ。
- 前記ワード線がＩｒまたはＰｔである、請求項１に記載のＭＦＩＳメモリアレイ。
- 第３のソースおよび第３のチャネルを有する第３のＭＦＩＳトランジスタと、
第４のソースおよび第４のチャネルを有する第４のＭＦＩＳトランジスタとをさらに備え、第２のワード線が該第３のチャネルを該第４のチャネルに接続し、該第３のソースと該第４のソースとが、前記第１のソースと前記第２のソースとともに前記共通のソースを形成する、請求項２に記載のＭＦＩＳメモリアレイ。 - ＭＦＩＳアレイを形成する方法であって、
絶縁材料の上にあるシリコンフィルムを有するＳＯＩ基板を提供することと、
該ＳＯＩ基板の上にゲート酸化物層を形成することと、
該ゲート酸化物層の上にゲート層を堆積することと、
該ゲート層の上に第１のハードマスクを形成することと、
該第１のハードマスクの上に第２のハードマスクを形成することと、
ゲート領域を保護するために該第２のハードマスクをパターニングすることと、
アクティブ領域を保護するためにフォトレジストを塗布し、パターニングすることと、
下にある材料を保護するために該フォトレジストおよび該第２のハードマスクを用い、該第１のハードマスクと、該ゲート層と、該ゲート酸化物層と、該ＳＯＩシリコンフィルムとをエッチングすることと、
該第２のハードマスクと、該第１のハードマスクと、該ゲート層とをエッチングすることと、
該ＳＯＩシリコンフィルムの露出した部分をドープするために、該ゲート酸化物層を介してＰ＋イオン注入を行い、その後に該フォトレジストを剥離することと、
ＣＶＤ酸化物を堆積し、部分的なエッチバックを行うことによって、該第２のハードマスクと、該第２のハードマスクに保護されていない該ゲート層の部分とを露出させることと、
エッチングすることによって、該ゲート層の露出した領域を除去することと、
該ゲート領域に隣接してＮ＋ソース／ドレイン領域を形成することと、
該ゲート層の該露出した領域が除去された領域における該ＳＯＩシリコンフィルムの中にＰ＋基板領域を形成することと、
酸化物を堆積し、ＣＭＰ研磨することによって、該ゲート層を露出させることと、
エッチングすることによって、該露出したゲート層および該下にあるゲート酸化物層を除去することと、
ｈｉｇｈ−ｋ誘電体ゲート材料を堆積し、その後に強誘電体ゲート材料を堆積することと、
該強誘電体ゲート材料を研磨することによって強誘電体ゲートを形成することと、
該強誘電体ゲートの上に上部電極を堆積し、パターニングすることによって、ワード線を形成することと、
該上部電極の上に酸化物のキャップを堆積することと、
該酸化物のキャップを介して電気コンタクトを形成することと
を包含する、ＭＦＩＳアレイを形成する方法。 - 前記ゲート層がポリシリコンまたはシリコンゲルマニウムである、請求項６に記載の方法。
- 前記第１のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、請求項６に記載の方法。
- 前記第２のハードマスクが二酸化シリコン、Ｔｉ、ＴｉＮ、またはＡｌ２Ｏ３である、請求項６に記載の方法。
- Ｎ＋ソース／ドレイン領域を形成することが、
、該ソース／ドレイン領域の外部の領域を保護するために、フォトレジストを塗布し、パターニングすることと、
前記ＳＯＩシリコンフィルムの露出した部分にリンイオンまたはヒ素イオンを注入することとを包含する、請求項６に記載の方法。 - Ｎ＋ソース／ドレイン領域を形成することが、
側壁を形成することと、
シリコンのエピタキシャル層にリンイオンまたはヒ素イオンを注入する前に、選択性のエピタキシャル成長を行うことによって約２０ｎｍ〜約５０ｎｍの間の厚みを有する該シリコンのエピタキシャル層を形成することとを包含する、請求項７に記載の方法。 - Ｎ＋ソース／ドレイン領域を形成することが、共通のワード線に沿ったトランジスタに対して、共有のソースを形成する、請求項６に記載の方法。
- 前記ｈｉｇｈ−ｋ誘電体ゲート材料が、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ２、またはＺｒＡｌＯ２である、請求項６に記載の方法。
- 前記強誘電体ゲート材料が、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、またはＹＭｎＯ３である、請求項６に記載の方法。
- 前記上部電極がＩｒまたはＰｔである、請求項６に記載の方法。
- ＭＦＩＳメモリアレイをブロック消去する方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
該ワード線に沿った全てのビット出力と、該共通のソースと、該Ｐ＋基板領域とを同時にグランド電位に維持している間において、該ワード線に負のプログラミング電圧を印加することと
を包含する、方法。 - 前記負のプログラミング電圧が約−３Ｖ〜約−５Ｖの間にある、請求項１６に記載の方法。
- 単一のワード線に前記負のプログラミング電圧を印加することによって単一のワードをブロック消去する、請求項１６に記載の方法。
- 全てのビット出力と、全てのソースと、前記Ｐ＋基板領域とをグランド電位に維持している間において、全てのワード線に前記負のプログラミング電圧を印加することによって、前記ＭＦＩＳメモリアレイの全体をブロック消去する、請求項１６に記載の方法。
- ＭＦＩＳメモリアレイの中において選択されたビットをプログラミングする方法であって、
複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することであって、共通のワード線に接続された全てのＭＦＩＳメモリトランジスタは共通のソースを有しており、各トランジスタのドレインがビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルが、Ｐ＋領域によって分離されており、ＳＯＩ基板上のＰ＋基板領域にさらに結合されている、ことと、
選択されていない全てのビット線と、選択されていない全てのワード線と、全てのソースとに正のプログラミング電圧の一割合を同時に印加し、該Ｐ＋基板領域をグランド電位に維持している間において、選択されたビットをグランド電位に維持し、選択されたワード線にパルス状の該正のプログラミング電圧を印加することと
を包含する、方法。 - 前記選択されたビットが、該選択されたビットに接続されたビット線を選択することによって、選択される、請求項２０に記載の方法。
- 前記正のプログラミング電圧の前記一割合が、該プログラミング電圧の約２０％〜約７０％の間にある、請求項２０に記載の方法。
- 前記正のプログラミング電圧が約３Ｖ〜約５Ｖの間にある、請求項２２に記載の方法。
- １つの共通のワード線に沿った複数のビットが選択される、請求項２０に記載の方法。
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