JPH11503876A - 固定メモリセル装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 縦型ＭＯＳトランジスタを含む第１のメモリセル及び縦形ＭＯＳトランジスタを含まない第２のメモリセルを有する固定メモリ装置内にメモリセルは並列して延びている条片状の絶縁トレンチ（１６）の対向する側面に沿って配設されている。絶縁トレンチ（１６）の幅とその間隔はメモリセル装置を１メモリセル当り２Ｆ²（Ｆは各技術に於ける最小のパターン寸法を表す）の所要面積に形成することができるように有利には等しくする。

Description

【発明の詳細な説明】 固定メモリセル装置及びその製造方法 多くのエレクトロニクスシステムにはデータをディジタル形式で固定的に書込 むメモリが必要とされる。この種のメモリはとりわけ固定メモリ、読出しメモリ 又は読出し専用メモリと言われる。 特に音楽をディジタルに記憶する場合のような大量のデータには、読出しメモ リとしてしばしばアルミニウムで被覆されたプラスチックウェハ、いわゆるコン パクトディスクが使用される。これらのウェハは被覆部に論理値０及び１に割当 られる２種類の点状のデプレッションを有する。これらのデプレッションの配置 に情報はディジタルに記憶される。 コンパクト・ディスクに記憶されたデータの読出しには読出し装置内でウェハ は機械により回転させられる。点状のデプレッションはレーザダイオード及びホ トセルを介して走査される。その際典型的な走査速度は２×４０ｋＨｚである。 一枚のプラスチックウェハに約５Ｇビットの情報を記憶することができる。 読出し装置は機械的摩耗する可動部を有し、それらは比較的大容量を必要とし 、緩慢にデータアクセスできるに過ぎず、また大量の電流を消費する。更にこの 読出し装置は振動に対し敏感であり、従って可動系には制限下の使用に適するに 過ぎない。 比較的小量のデータを記憶するにはしばしば半導体ベース、特にシリコンベー スの固定メモリが使用される。メモリセル装置の読出しの際個々のメモリセルは ワード線を介して選択される。ＭＯＳトランジスタのゲート電極は各ワード線と 接続されている。各ＭＯＳトランジスタの入力部は参照線と接続され、出力部は ビット線と接続されている。読出し過程中に電流がトランジスタを流れるか否か が評価される。それに応じて論理値ゼロ及び１が割当てられる。 技術的にはこれらの固定メモリの場合ゼロ及び１の記憶は、“トランジスタの 無電流”状態に割当てられた論理値を記憶するメモリセルにＭＯＳトランジスタ を形成しないか又はビット線に導電性接続を形成しないようにして行われる。或 は両方の論理値は異なる注入によりチャネル領域内に異なるカットオフ電圧を有 するＭＯＳトランジスタにより実現可能となる。 これらの公知のシリコンメモリは多くの場合プレーナ型構造を有する。従って １メモリセル当り約６〜８Ｆ²の最小の所要面積が必要となり、その際Ｆは各技 術において最小に形成可能のパターンサイズを表す。従ってプレーナ型固定シリ コンメモリは０．４μｍ技術で使用する場合約０．９ビット／μｍ²の記憶密度 に制限されている。 固定メモリ内に縦型ＭＯＳトランジスタを使用することは米国特許第４９５４ ８５４号明細書から公知である。それにはシリコン基板の表面に孔状のトレンチ が設けられ、ソース領域はこのトレンチの底部で接し、一方トレンチを囲んでい るドレイン領域は基板表面に接しており、それらの側面に沿ってチャネル領域が 配設されている。トレンチの表面にはゲート誘電体が備えられ、トレンチはゲー ト電極で満たされている。この装置ではゼロ及び１は、論理値の一方に対してト レンチをエッチングせずにトランジスタを形成しないようにして区別される。隣 接するメモリセルはそれらの側方に配置されている絶縁パターンにより互いに絶 縁されている。 本発明の課題は、記憶密度を高め、少ない製造工程及び高い収量で製造するこ とのできる半導体ベースの固定メモリセル装置を提供することにある。更にこの ようなメモリセル装置の製造方法を提供することにある。 この課題は本発明により請求項１に基づく固定メモリセル装置並びに請求項３ に基づくその製造方法により解決される。本発明の他の実施態様は従属請求項か ら明らかである。 本発明による固定メモリセル装置では半導体基板、有利には単結晶シリコンか ら成る半導体基板内に又はＳＯＩ基板のシリコン層内にメモリセルを有するセル フィールドが備えられている。その際第１の論理値はそれぞれ第１のメモリセル に、また第２の論理値はそれぞれ第２のメモリセルに記憶されている。第１のメ モリセルは半導体基板の主面に対し縦型のＭＯＳトランジスタを含んでいる。そ れに対し第２のメモリセルはＭＯＳトランジスタを含んでいない。 固定メモリセル装置のプログラミングは製造時に第１のメモリセルに予定され た箇所に縦型ＭＯＳトランジスタを形成し、一方第２のメモリセルに予定された 箇所を遮蔽してそこにＭＯＳトランジスタを形成しないようにして行われる。 セルフィールドにはほぼ並列して延びている複数の条片状の絶縁トレンチが備 えられている。絶縁トレンチはセルフィールド全体に広がっている。メモリセル はそれぞれ絶縁トレンチの対向する側面に配設されている。その際メモリセルの 表面は各側面で重なっている。 絶縁トレンチの底部及び半導体基板の主面にはそれぞれ隣接する絶縁トレンチ 間に半導体基板とは逆極性でドープされている条片状のドープ領域が配設されて いる。条片状のドープ領域はセルフィールド全体にわたって絶縁トレンチに平行 に広がっている。第１のメモリセルの縦型ＭＯＳトランジスタは、それぞれ絶縁 トレンチの底部に広がっている条片状のドープ領域及びこれらの絶縁トレンチと 隣接する絶縁トレンチとの間の主面に配設されている条片状のドープ領域がＭＯ Ｓトランジスタのソース／ドレイン領域を形成するようにして実現される。ＭＯ Ｓトランジスタのゲート誘電体及びゲート電極は、絶縁トレンチの側面に隣接し 絶縁トレンチ内にまで延びている孔内に配置されている。この孔はゲート誘電体 及びゲート電極で満たされている。 主面には絶縁トレンチに対し横方向に延びているワード線が配設されている。 ワード線はそれぞれワード線の下方に配設されている縦型ＭＯＳトランジスタの ゲート電極とそれぞれ接続されている。 絶縁トレンチの底部及び半導体基板の主面のそれぞれ隣接する絶縁トレンチ間 に配設されている条片状のドープ領域は、メモリセルの読出しのためにビット線 又は参照線として使用される。評価すべきメモリセルはワード線を介して選択さ れる。その条片状のドープ領域間に電流が流れるか否かの評価がなされる。メモ リセルが第１のメモリセルである場合には、その条片状のドープ領域は縦型ＭＯ Ｓトランジスタのソース／ドレイン領域を形成し、そのゲート電極がワード線と 接続されているので、この場合には電流は流れる。一方メモリセルが第２のメモ リセルの場合には、この箇所には孔も、ゲート誘電体及びゲート電極も存在しな い。ワード線は半導体基板の主面の絶縁体上のみに広がっている。従ってその条 片状のドープ領域間に電流は流れない。 隣接する絶縁トレンチの間隔を絶縁トレンチの幅とほぼ同じになるように選択 すると有利である。この場合第１のメモリセル内に孔がそれぞれ絶縁トレンチの 幅の半分まで延びていると有利である。メモリセル面は絶縁トレンチの長さに対 して垂直に絶縁トレンチの中心から隣接する絶縁トレンチに対する間隔の中心ま で延びている。絶縁トレンチの幅を各技術における最小のパターン幅Ｆに相応し て選択し、ワード線の幅及びワード線の間隔を同様に各技術における最小のパタ ーン幅Ｆに相応して選択すると、そのメモリセルに２Ｆ²の所要面積が生じる。 Ｆ＝０．４μｍの最小のパターン幅を基本とすれば、固定メモリセル装置内に約 ３．１ビット／μｍ²の記憶密度が得られる。 本発明による固定メモリセル装置を製造するには、まずセルフィールドの範囲 内の半導体基板の主面にドープ領域を形成すると有利である。引続き有利にはエ ッチングストップ層（ポリシリコン又は窒化物）を施す。次いでトレンチマスク の使用下にトレンチをエッチングし、その際条片状のドープ領域が隣接する絶縁 トレンチ間の主面にドープ領域のパターン化により形成される。イオン注入によ りトレンチの底部に配置される条片状のドープ領域が形成される。その際隣接す るトレンチ間の主面はトレンチマスクにより保護されている。トレンチの側壁の イオンの散乱による付加的ドーピングンを回避するため、イオン注入の前にトレ ンチの側壁に例えばＳｉＯ₂から成るスペーサを設けると有利である。 トレンチの底部に条片状のドープ領域を形成するための注入後にトレンチを絶 縁材料、例えばＳｉＯ₂で満たす。 トレンチを満たした後メモリセルの製造を行うが、その際固定メモリセル装置 がプログラミングされる。そのためにフォトレジストマスクを形成するが、その 際半導体基板の主面の第１のメモリセル用の孔を形成すべき箇所だけは覆わない でおく。異方性乾式エッチングプロセスで孔を絶縁トレンチの側面にエッチング する。その際側面で半導体表面が露出される。この孔は絶縁トレンチ内にまで延 びている。絶縁トレンチに平行に孔はワード線の幅に相応して制限されると有利 である。孔は絶縁トレンチの底部の条片状のドープ領域の表面にまで達している 。この孔内の半導体表面にゲート誘電体を備える。引続き孔をゲート電極で満た す。 トレンチをエッチングする前にトレンチマスクの下にトレンチマスクに相応し てパターン化されるエッチングストップ層を備えることは本発明の枠内にある。 エッチングストップ層は絶縁トレンチの絶縁材料をエッチングストップ層に対し て選択的にエッチングすることができるような材料で形成される。パターン化さ れたエッチングストップ層は孔のエッチングの際にフォトレジストマスクと共に エッチングマスクの作用をする。従って絶縁トレンチの幅は最小パターン幅Ｆに 相応して調整することができる。フォトレジストマスク中の孔は同様に最小パタ ーン幅Ｆに相応する線状の寸法を有する。フォトレジストマスクは絶縁トレンチ に関して、孔の中心がそれぞれ絶縁トレンチの幅の半分だけ絶縁トレンチの中心 に関してずらして配置されるように調整される。その際調整精度が最小のパター ン幅Ｆよりも大きいことが利用される。０．４μｍ技術では最小パターンサイズ Ｆは０．４となり、調整はＦ／３＝０．１３μｍ以上の精度で行われる。 エッチングストップ層及びフォトレジストマスクが共にエッチングマスクの作 用をするので、エッチングされた孔の幅はエッチングストップ層及びフォトレジ ストマスクの重複分だけ削減される。このようにしてＦ技術で１／２Ｆの幅の孔 をエッチングすることが可能となる。 絶縁トレンチをセルフィールドに製造する際同時に絶縁トレンチをメモリセル 装置用の駆動回路を含んでいるメモリセル装置の周辺に形成することは本発明の 枠内にある。それには条片状のドープ領域をセルフィールド内に形成するための ドーピング工程中に周辺を覆うフォトレジストマスクが必要である。更に周辺内 にエッチングストップ層があれば、この層を周辺内にメモリセル装置を駆動する ためのＭＯＳトランジスタを形成する前に除去しなければならない。 本発明を実施例及び図面に基づき以下に詳述する。 図１はセルフィールド内にドープ領域を有する基板を示す。 図２はトレンチをエッチングした後のトレンチマスクを有する基板を示す。 図３はトレンチの底部に条片状のドープ領域を形成後の基板を示す。 図４はトレンチを絶縁材料で満たした後の基板を示す。 図５は第１のメモリセルを形成するための孔をエッチングした後の基板を示す 。 図６はゲート酸化物を形成してドープされたポリシリコン層を形成後の基板を 示す。 図７は周辺内のドープポリシリコン層にＭＯＳトランジスタ用ワード線及びゲ ート電極をパターン化し、また周辺のＭＯＳトランジスタ用ソース／ドレイン領 域を形成後の基板示す。 図８は本発明による固定メモリセル装置のセルフィールドの平面を示す。 例えば５×１０¹⁵ｃｍ^-3のドーパント濃度でｐドープされた単結晶シリコンか ら成る基板１内に２×１０¹⁷ｃｍ^-3のドーパント濃度でｐドープされたウェル２ を注入及び引続いての熱処理により形成する（図１参照）。ＣＶＤ−ＴＥＯＳ法 で厚さ２０ｎｍの分散酸化物を全面的に析出する（図示せず）。引続き基板１の 主面３上にセルフィールド５及び周辺６の範囲を画成するフォトレジストマスク ４を形成する。このフォトレジストマスク４は周辺６の範囲を覆っているが、一 方セルフィールド５用の範囲の主面３は露出している。 ５０ｋｅＶ、５×１０¹⁵ｃｍ^-3の注入により、１×１０²¹ｃｍ^-3のドーパント 濃度を有しセルフィールド５の範囲の上方の主面３に広がっているｎ⁺ドープ領 域７を形成する。 フォトレジストマスク４を除去し、ドーパントを活性化するための熱処理工程 を行う。ｎ⁺ドープ領域７は約２００ｎｍの深さを有する。ｐドープウェル２は ２μｍの深さを有する。 分散酸化物は湿式化学法により除去され、全面的にＳｉＯ₂層８を例えば６０ ｎｍの厚さに熱酸化により形成する。ＳｉＯ₂層８上に例えばＳｉ₃ｎ₄又はポリ シリコンからＣＶＤ法により析出されるエッチングストップ層９を施す。エッチ ングストップ層９は例えば１００ｎｍの厚さに形成される。 引続きトレンチマスク１０を形成するためＴＥＯＳプロセスで厚さ３００ｎｍ のＳｉＯ₂層を析出し、これを異方性乾式エッチングによる例えばＣＨＦ₃、Ｏ₂ でのフォトリソグラフィ法によりパターン化する（図２参照）。 引続き異方性乾式エッチングによりエッチングストップ層９及びＳｉＯ₂層８ をトレンチマスク１０に相応してパターン化する。エッチングストップ層９のエ ッチングはそれらがＳｉ₃Ｎ₄から成る場合はＣＨＦ₂、Ｏ₂で、またポリシリコン から成る場合はＨＢｒ、Ｃｌ₂で行われる。ＳｉＯ₂層８はＣＨＦ₃、Ｏ₂によりエ ッチングされる。トレンチマスク１０をパターン化するために施された フォトレジストマスクを除去した後トレンチのエッチングを行う。トレンチのエ ッチングは異方性乾式エッチングプロセスで例えばＨＢｒ、Ｈｅ、Ｏ₂、ＮＦ₂で 行われる。その際深さが例えば０．６μｍのトレンチ１６０が形成される。トレ ンチ１６０はセルフィールド５のブロックの上方に広がっている。トレンチは例 えば２５０μｍの長さと例えば０．４μｍの幅を有する。セルフィールド５内で は隣接するトレンチ１６０は０．４μｍの間隔で配置されている。トレンチ１６ ０はほぼ並列して延びている。セルフィールド５のブロックには例えば６４行の 並列するトレンチが形成される。 同時に周辺内に標準論理プロセスでシャロートレンチの絶縁に必要となるトレ ンチ１６０ａを形成する。周辺６内のトレンチ１６０ａは例えば幅０．４μｍの 寸法を有する。 厚さ６０ｎｍのＴＥＯＳ−ＳｉＯ₂層の同形析出及び引続いてのＣＨＦ₃、Ｏ₂ での異方性乾式エッチングにより特にトレンチ１６０及びトレンチマスク１０の 垂直な側面にＳｉＯ₂スペーサ１１を形成する（図３参照）。 引続きＴＥＯＳプロセスで全面的に厚さ２０ｎｍの分散酸化物層１２を析出す る。フォトレジストマスク１３を形成し、その際周辺６は覆うがセルフィールド ５は覆わないようにする。トレンチ１６０の底部にｎ⁺ドープされた条片状の領 域１４ａを形成するイオン注入を行う。フォトレジストマスク１３を剥離し、ド ープ領域を熱処理工程により活性化する。条片状のドープ領域１４ａ内を例えば １０²¹ｃｍ^-3のドーパント濃度に調整する。隣接するトレンチ１６０間の半導体 基板１の主面３にはトレンチのエッチングの際に条片状のドープ領域１４ｂがｎ⁺ ドープ領域７のパターン化により形成されている。 引続きトレンチマスク１０を除去する。トレンチマスク１０の除去は例えばＨ Ｆ蒸気（エクスカリバー装置）で又はＨＦ浸漬により行われる。トレンチマスク １０を除去する場合分散酸化物層１２及びＳｉＯ₂スペーサ１１も除去される。 その際トレンチ１６０内ではｐドープウェル２の表面が露出される。これらの結 晶表面の品質を改善するために熱酸化により厚さ２０ｎｍのＳｉＯ₂層を形成す る。このＳｉＯ₂層は分り易くするため図示されていない。 引続きトレンチ１６０をＴＥＯＳ−ＳｉＯ₂層の析出により厚さ例えば８００ ｎｍで満たす。ＣＨＦ₃、Ｏ₂でのエッチバックにより主面３の上方のＴＥＯＳ− ＳｉＯ₂層の部分を除去する。このエッチバックはエッチングストップ層９上で ストップする。この処理工程でトレンチ１６０はＳｉＯ₂から成るトレンチ充填 材１５を備えられる。トレンチ１６０及びトレンチ充填材１５が共働して絶縁ト レンチ１６を形成する（図４参照）。９００℃の熱処理工程中に例えば１０分間 トレンチ充填材１５を圧縮する。それによりＳｉＯ₂のエッチング特性が変化す る。 セルフィールド５を覆うフォトレジストマスク１７を形成する。エッチングマ スクとしてフォトレジストマスク１７の使用下に周辺６の範囲及びセルフィール ドの縁部のビット線に対する接触範囲のエッチングストップ層９を除去する。引 続き例えば８×１０¹²ｃｍ^-2のホウ素の注入を実施し、この注入を介して後に周 辺範囲に形成すべきＭＯＳトランジスタのしきい値電圧を調整する。引続き周辺 ６の範囲のＳｉＯ₂層８を除去する。フォトレジストマスク１７を剥離する。 固定メモリセル装置内に記憶すべき情報を含むフォトレジストマスク１８を全 面的に形成する（図５参照）。フォトレジストマスク１８はセルフィールド５内 の第１のメモリセルを形成すべき箇所に開口１９を有する。それに対してセルフ ィールド５内の第２のメモリセルを形成すべき箇所はフォトレジストマスク１８ により覆われている。フォトレジストマスクの開口１９は主面３に対して平行に 最小パターン幅例えばＦ＝０．４μｍの側長を有するほぼ直方体の断面を有する 。フォトレジストマスク１８は、絶縁トレンチ１６の中心に関して開口１９の中 心がパターン幅Ｆの半分だけずらされて配置されるように調整される。その際調 整が１つの技術における最小パターン幅よりも精確であることが利用される。周 辺６はフォトレジストマスク１８により覆われる。 エッチングストップ層９に対し選択的にトレンチ充填材１５に作用する異方性 乾式エッチングプロセスで絶縁トレンチ１６内に孔２０をエッチングする。エッ チングストップ層がＳｉ₃Ｎ₄から成る場合エッチングはＣ₂Ｆ₆、Ｃ₃Ｆ₈で行われ る。エッチングストップ層９がポリシリコンから成る場合エッチングはＨＢｒ、 Ｃｌ₂、Ｈｅで行われる。エッチングはＳｉＯ₂を７００ｎｍ除去するまで進めら れる。次いで孔２０はそれぞれ絶縁トレンチ１６の底部に配設されてい る条片状のドープ領域１４ａの表面上まで達する。パターン化されたエッチング ストップ層９及びフォトレジストマスク層１８が共働してエッチングマスクの作 用をするので、絶縁トレンチ１６の深さに対して垂直方向の孔２０の幅は各技術 における最小パターン幅Ｆよりも小さくなる。孔２０の側壁及び底部では半導体 表面が露出している。 引続きフォトレジストマスク１８を除去する。ＨＦ浸漬中に孔２０の壁面に異 方性エッチングの際に析出されたエッチング生成物を除去する。半導体表面を改 善するために引続き例えば１０ｎｍの熱犠牲酸化物層を形成し、引続き湿式化学 法により除去する。 熱酸化によりゲート酸化物層２２を孔２０並びに周辺６内の露出半導体表面上 に形成する。ゲート酸化物層２２を例えば１０ｎｍの厚さに形成する(図６参照) 。引続きドープポリシリコン層２１を４００ｎｍの厚さに形成する。ドープポリ シリコン層２１は例えばドープされない状態で析出し、注入又は拡散により、例 えばＰＯＣ１コーティングによりｎドープする。或はドープポリシリコン層２１ をその場でのドープ析出により形成する。ドープポリシリコン層２１は孔２０を 完全に満たす。 フォトリソグラフィ法によりドープポリシリコン層２１を、セルフィールド５ の範囲にワード線２１ａを、また周辺６の範囲にゲート電極２１ｂを形成するよ うにパターン化する（図７参照）。孔２０内に配設されたドープポリシリコン層 ２１の部分は、それぞれ孔２０に接するドープされた条片状領域１４ａ、１４ｂ 、その間に配設されたｐドープウェル２及びゲート酸化物層２２により形成され る縦型トランジスタのゲート電極の役目をする。これらの縦型ＭＯＳトランジス タのしきい値電圧はｐドープウェル２のドーピングを介して予め調整されている 。 ワード線２１ａはほぼ絶縁トレンチ１６に対し垂直に延びている。絶縁トレン チは最小のパターン幅Ｆの幅を有し、例えばＦ＝０．４μｍの間隔で配設されて いる。隣接するワード線２１ａの間隔により絶縁トレンチ１６の側面に沿って隣 接するメモリセルは互いに絶縁されている。セルフィールド５の範囲には例えば ６４行のワード線２１ａが互いに並列して配置されている。縦型ＭＯＳトランジ スタのゲート電極は製造上各ワード線２１ａと接続されている。 固定メモリセル装置の完成のために周辺６内に横型ＭＯＳトランジスタを形成 する。それにはＳｉＯ₂層をワード線２１ａ並びにゲート電極２１ｂの垂直側面 に同形析出及び異方性エッチングすることによりＳｉＯ₂スペーサ２３を形成す る。例えば砒素を５０ｋｅＶのエネルギー及び５×１０¹⁵ｃｍ^-2の線量で注入す ることにより周辺６内にソース／ドレイン領域２４を形成する。周辺６内のＭＯ Ｓトランジスタのソース／ドレイン領域２４がゲート電極２１ｂ及びワード線２ １ａと同じ導電形でドープされているので、この注入は補助的なマスクなしで実 施することができる。 横型ＭＯＳトランジスタを周辺６内に形成するにはＬＤＤプロファイル、ＨＤ Ｄプロファイル、ケイ化物技術のようなＭＯＳ技術から公知の他の処理工程を実 施することができる。 補助的なマスク及びプロセスを使用してＰ−ＭＯＳトランジスタも周辺に形成 することができる。 最後に全面的に例えばホウ素−リン−ケイ酸ガラスから成る平坦化中間酸化物 層を接触孔を明けて析出する。接触孔はとりわけワード線２１ａ、絶縁トレンチ １６の底部に配設されている条片状のドープ領域１４ａ及び隣接する絶縁トレン チ１６の主面３に配設されている条片状のドープ領域１４ｂに明けられる。それ らの接触孔は例えばタングステンで満たされる。金属化面の形成は例えばアルミ ニウム層の析出及びパターン化により行われる。最後にパッシベーション層を施 す。これらの標準工程については詳細には記載しない。 本発明により製造される固定メモリセル装置は“ヴァーチャル・グラウンド” 原理でメモリセルの評価が行われる。条片状のドープ領域１４ａ、１４ｂの各々 は２行のメモリセルが割当てられている。その際主面１４ａ及び底部１４ｂの隣 接して配設されているドープ領域から成る一対の条片状のドープ領域１４ａ、１ ４ｂは１行のメモリセルに明確に割当てられている。従って固定メモリセル装置 の読出しの際に絶縁トレンチの底部の条片状ドープ領域１４ａと主面３上で隣接 する条片状ドープ領域との間の電流はワード線２１ａを介して選択してから評価 される。絶縁トレンチの底部及び主面３の条片状ドープ領域１４ａ、１４ｂは接 続方法次第で参照線又はビット線の作用をする。 図８は本発明による固定メモリセル装置のセルフィールド５の平面を示すもの である。固定メモリセル装置はセルフィールド５内に第１のメモリセル２５並び に第２のメモリセル２６を含んでいる。第１のメモリセル２５と第２のメモリセ ル２６のセルの大きさは図８に一点鎖線で記入されている。第１のメモリセル２ ５はそれぞれ点線により強調されている。第１のメモリセル２５にはそれぞれ第 １の論理値が、また第２のメモリセル２６には第２の論理値が記憶される。 第１の論理値は第１のメモリセル２５の領域内に、孔２０をエッチングしかつ ゲート酸化物２２及びゲート電極２１を形成することによりゲート電極がワード 線２１ａの１つと接続されている縦型ＭＯＳトランジスタを形成することにより 、書き込まれる。 第２の論理値は第２のメモリセル２６内に、第２のメモリセル２６の領域内で 孔をエッチングせずに、従ってその後の処理工程で縦型ＭＯＳトランジスタが形 成されないようにして書き込まれる。従って第２のメモリセル２６の上方に延び ているワード線２１ａは第２のメモリセル２６の領域内では縦型ゲート電極と接 続されていない。それにより第２のメモリセル２６を選択する場合相応する条片 状のドープ領域１４ａ、１４ｂに電流は流れることはない。 本発明による固定メモリセル装置は９個のマスクで製造することができ、その 際同時にセルフィールド５と共に周辺６内に横型Ｎ−ＭＯＳトランジスタが製造 される。メモリセル２５、２６の所要面積は本実施例では２Ｆ²となり、その際 Ｆは各リソグラフィで形成可能の最小パターンの大きさである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウチユナイダー、ウオルフガング ドイツ連邦共和国 デー−83104 ホーエ ンタン アム オーバーフエルト 50 (72)発明者 レースナー、ウオルフガング ドイツ連邦共和国 デー−81739 ミユン ヘン ハインツエルメンヒエンシユトラー セ ２

Claims (1)

1. 【特許請求の範囲】 １． 半導体基板（１）の主面（３）にメモリセル（２５、２６）を有するフィ ールド（５）が設けられており、 半導体基板（１）が少なくともそのセルフィールド（５）の範囲で第１の導電 形によりドープされており、 メモリセルが、第１の論理値を記憶しかつ主面（３）に垂直な少なくとも１個 のＭＯＳトランジスタを有している第１のメモリセル（２５）と、第２の論理値 を記憶しかつＭＯＳトランジスタを有していない第２のメモリセル（２６）とを 含んでおり、 セルフィールド（５）内にほぼ平行に延びている複数の条片状の絶縁トレンチ （１６）が備えられており、 絶縁トレンチ（１６）の底部及び隣接する絶縁トレンチ（１６）間の主面（３ ）に、それぞれ第１の導電形とは逆の第２の導電形によりドープされかつ絶縁ト レンチ（１６）にほぼ平行に延びている条片状のドープ領域（１４ａ、１４ｂ） が配設されており、 メモリセルが絶縁トレンチ（１６）のそれぞれ対向している側面に配設されて おり、 第１のメモリセル（２５）が、１つの絶縁トレンチ（１６）の側面から絶縁ト レンチ（１６）内に延びておりかつその表面にゲート誘電体（２２）が備えられ ゲート電極（２１）で満たされている孔（２０）をそれぞれ１個づつ有しており 、側面で隣接する条片状のドープ領域（１４ａ、１４ｂ）が縦型ＭＯＳトランジ スタのソース／ドレイン領域を形成し、 絶縁トレンチ（１６）に対し横方向に延びておりそれぞれ各ワード線（２１ａ ）の下方に配設されている縦型ＭＯＳトランジスタのゲート電極とそれぞれ接続 されているワード線（２１ａ）が備えられている 固体メモリセル装置。 ２． 隣接する絶縁トレンチ（１６）間の間隔が絶縁トレンチ（１６）の幅とほ ぼ同じであり、 第１のメモリセル（２５）内に絶縁トレンチ（１６）の幅の半分までそれぞれ 孔（２０）が延びている 請求項１記載の固定メモリセル装置。 ３． 半導体基板（１）の主面（３）に、第１の論理値を記憶し少なくとも主面 （３）に対して垂直なＭＯＳトランジスタを含んでいる第１のメモリセル（２５ ）と、第２の論理値を記憶しＭＯＳトランジスタを含んでいない第２のメモリセ ル（２６）とを形成し、 半導体基板（１）の少なくともセルフィールド（５）の範囲内を第１の導電形 によりドープし、 ほぼ並列して延びている複数の条片状の絶縁トレンチ（１６）を形成し、 絶縁トレンチ（１６）の底部及び隣接する絶縁トレンチ（１６）間の主面（３ ）に第１の導電形とは逆の第２の導電形によりドープされているそれぞれ条片状 のドープ領域（１４ａ、１４ｂ）を形成し、 メモリセルをそれぞれ絶縁トレンチ（１６）の対向する側面に形成し、その際 側面に沿って隣接するメモリセルを互いに絶縁し、 縦型ＭＯＳトランジスタを形成するために、それぞれ絶縁トレンチ（１６）の 側面で隣接し絶縁トレンチ（１６）の底部に延びているドープ領域（１４ａ）ま で達しかつその表面にゲート誘電体（２２）及びゲート電極（２１）を備える孔 （２０）を開ける 固定メモリセル装置の製造方法。 ４． 半導体基板（１）の主面に絶縁トレンチ（１６）及び条片状ドープ領域（ １４ａ、１４ｂ）を形成するためにセルフィールド（５）全体にわたっている第 ２の導電形によるドープ領域（７）を形成し、 絶縁トレンチ（１６）の配置を画成するトレンチマスクを形成し、 異方性乾式エッチングプロセスでトレンチマスク（１０）をエッチングマスク として使用してトレンチをエッチングし、その際隣接する絶縁トレンチ（１６） 間の主面（３）に配設された条片状のドープ領域（１４ｂ）を第２の導電形によ りドープされた領域（７）をパターン化することにより形成し、 トレンチの底部に配設されている条片状のドープ領域（１４ａ）をイオン注入 により形成し、その際トレンチマスク（１０）が注入マスクの作用をし、 トレンチマスク（１０）を除去してから絶縁トレンチ（１６）をトレンチ（１ ６０）を絶縁材料（１５）で満たすことにより仕上げる 請求項３記載の方法。 ５． トレンチの底部に配設される条片状のドープ領域（１４ａ）を形成するた めのイオン注入の前に、トレンチの側壁を、トレンチを満たす前に除去されるマ スキングスペーサ（１１）で覆う請求項４記載の方法。 ６． トレンチマスク（１０）の下に絶縁トレンチ（１６）の絶縁材料を選択的 にエッチングすることのできるエッチングストップ層（９）を形成し、 エッチングストップ層をトレンチのエッチングの前にトレンチマスク（１０） に相応してパターン化し、 絶縁トレンチ（１６）を仕上げてから第１のメモリセル（２５）の配置を画成 するフォトレジストマスク（１８）を形成し、 フォトレジストマスク（１８）及びパターン化されたエッチングストップ層（ ９）が共働してエッチングマスクの作用をする異方性乾式エッチングプロセスで 縦型ＭＯＳトランジスタ用の孔（２０）を開ける 請求項４又は５記載の方法。 ７． 絶縁トレンチ（１６）をＳｉＯ₂で満たし、 エッチングストップ層（９）がＳｉ₃Ｎ₄、非晶質シリコン及びポリシリコンの 材料の少なくとも１つを含んでおり、 半導体基板（１）が少なくともメモリフィールド（５）の範囲に単結晶シリコ ンを含んでいる 請求項６記載の方法。 ８． 第２の導電形によるドープ領域（７）の横方向の寸法を同時に周辺（６） 用範囲を覆うフォトレジストマスク（４）により画成し、 トレンチマスク（１０）で周辺（６）内のトレンチ（１６０ａ）もエッチング し、 条片状ドープ領域（１４ａ）をトレンチ（１６０）の底部に形成するためのイ オン注入の際に周辺（６）をマスクし、 周辺（６）内のトレンチ（１６０ａ）を絶縁材料（１５）で満たす 請求項４乃至７の１つに記載の方法。