JPH09213816A - メモリセル装置及びその製造方法 - Google Patents

メモリセル装置及びその製造方法

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JPH09213816A
JPH09213816A JP9029688A JP2968897A JPH09213816A JP H09213816 A JPH09213816 A JP H09213816A JP 9029688 A JP9029688 A JP 9029688A JP 2968897 A JP2968897 A JP 2968897A JP H09213816 A JPH09213816 A JP H09213816A
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memory cell
mos transistor
mos transistors
cell device
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JP9029688A
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Wolfgang Dipl I Krautschneider
クラウチユナイダー ウオルフガング
Franz Dr Hofmann
ホフマン フランツ
Wolfgang Dr Roesner
レースナー ウオルフガング
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 高いメモリ密度が得られ、大容量のデータの
固定記憶装置に適し、しかも少ない製造工程及び高い歩
留りで製造可能である、半導体をベースとしたメモリセ
ル装置及びその製造方法を提供する。 【解決手段】 メモリセル装置はプレーナＭＯＳトラン
ジスタを有する第１のメモリセル及び縦形ＭＯＳトラン
ジスタを有する第２のメモリセルを含む。プレーナＭＯ
Ｓトランジスタ１４ａ、１３、１４ａ；１４ｂ、１３、
１４ｂは平行な条帯状の溝５の底部と隣接する溝５間の
主面２とに配置される。縦形ＭＯＳトランジスタ１４
ａ、９、１４ｂは溝５の側壁に配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリセル装置及び
その製造方法に関する。
【０００２】
【従来の技術】例えばＤＰ用に大容量のデータを記憶す
るために、又は音楽もしくは画像をディジタル的に記憶
するために、現在主として、例えばハードディスクメモ
リ、フロッピーディスク又はコンパクトディスクのよう
な機械的可動部を有するメモリ装置が使用されている。
可動部は機械的摩耗を受ける。さらにこの可動部は比較
的大きな容積を必要としかつ緩慢なデータアクセスしか
できない。その上可動部は震動及び姿勢に敏感であり、
その駆動のために比較的大きなエネルギーを消費するの
で、このメモリ装置は移動式システムには使用を制限さ
れていた。
【０００３】小容量のデータを記憶するために半導体を
ベースとした固定記憶装置が公知である。この固定記憶
装置はメモリセルとしてＭＯＳトランジスタを使用した
プレーナ形シリコン集積回路としてしばしば形成されて
いる。トランジスタはワード線に接続されたゲート電極
を介して選択される。ＭＯＳトランジスタの入力端は基
準線に接続され、出力端はビット線に接続される。読出
し時には電流がトランジスタを通って流れるか否かが評
価される。このことが論理値“０”及び“１”に対応す
る。技術的には“０”及び“１”の記憶は、“トランジ
スタを通って電流が流れない”状態に対応する論理値を
記憶するメモリセルにＭＯＳトランジスタが形成されな
いか又はビット線への導電接続が形成されないことによ
って行われる。又は両論理値に対してチャネル領域への
注入を異ならせることによって異なった閾値電圧を有す
るＭＯＳトランジスタが形成されるようにしてもよい。
【０００４】半導体をベースとしたこのメモリは記憶さ
れた情報への選択自由なアクセスを可能にする。情報の
読出しのために必要な電力は機械的可動部を持つ上述の
メモリ装置の場合より明らかに小さい。可動部を必要と
しないので、機械的摩耗及び震動に対する過敏性を心配
する必要がない。それゆえ半導体をベースとしたメモリ
は移動式システムにも使用することができる。
【０００５】上述のシリコンメモリはプレーナ構造を有
している。それゆえ１メモリセル当たり最良の場合４Ｆ
2 の最小面積を必要とするだけでよい。なおＦはその時
の技術で製造可能な最小構造サイズである。
【０００６】米国特許第４９５４８５４号明細書によ
り、固定記憶装置内に縦形ＭＯＳトランジスタを使用す
ることが知られている。このためにシリコン基板の表面
はトレンチを備え、このトレンチには底部にソース領域
が接し、基板表面にドレイン領域が接し、そしてその側
面に沿ってチャネル領域が配置されている。トレンチの
表面はゲート誘電体を備え、トレンチはゲート電極で充
填される。“０”及び“１”はこの装置においては一方
の論理値のためにトレンチがエッチングされずしかもト
ランジスタが形成されないことによって区別される。
【０００７】ドイツ連邦共和国特許出願公開第４２１４
９２３号公報により、メモリセルがＭＯＳトランジスタ
を含んだ固定記憶装置のメモリセル装置が知られてい
る。そのＭＯＳトランジスタはトレンチに沿って配置さ
れ、ソース領域はトレンチの底部に接し、ドレイン領域
は基板の表面に接し、チャネル領域は基板の表面に垂直
でかつ基板の表面に平行にトレンチの側面及び底部に接
するようにされている。チャネル領域の表面はゲート誘
電体を備えている。ゲート電極は側面被覆（スペーサ）
として形成されている。論理値“０”及び“１”はチャ
ネル注入によって生ぜしめられた異なった閾値電圧によ
って区別される。チャネル注入時に、注入イオンは対向
位置する側面の陰効果によって的確に１つの側面のみに
沿って注入されるような角度で各トレンチの表面に当て
られる。
【０００８】
【発明が解決しようとする課題】本発明の課題は、高い
メモリ密度が得られ、それゆえ大容量のデータ用の固定
記憶装置に適し、少ない製造工程及び高い歩留りで製造
することのできる、半導体をベースとしたメモリセル装
置を提供することにある。さらに本発明の他の課題は、
このようなメモリセル装置の製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】この課題は本発明によれ
ば、メモリセル装置に関しては、半導体基板の主面に少
なくとも１つのＭＯＳトランジスタをそれぞれ含む多数
のメモリセルが設けられ、第１のメモリセルは平行に延
びる行に配置されたプレーナＭＯＳトランジスタを含
み、半導体基板にはほぼ平行に延びかつ行に平行に延び
る条帯状のトレンチが設けられ、行はトレンチの底部と
隣接するトレンチ間の主面とに交互に配置され、第２の
メモリセルはトレンチの側壁にそれぞれ形成された主面
に垂直なＭＯＳトランジスタを含むことによって解決さ
れる。
【００１０】メモリセル装置に関する本発明の実施態様
は請求項２乃至１０に記載されている。
【００１１】上記の課題は本発明によれば、メモリセル
装置の製造方法に関しては、半導体基板の主面にほぼ平
行に延びる複数の条帯状のトレンチがエッチングされ、
トレンチの底部と隣接するトレンチ間の主面とにそれぞ
れプレーナＭＯＳトランジスタが形成され、トレンチの
側壁に縦形ＭＯＳトランジスタが形成されることによっ
て解決される。
【００１２】メモリセル装置の製造方法に関する本発明
の実施態様は請求項１２以降に記載されている。
【００１３】本発明によるメモリセル装置は半導体基板
に形成される。半導体基板として主面の少なくとも或る
範囲に単結晶シリコンを有する基板を使用すると好まし
い。半導体基板としては単結晶シリコンウエハ並びにＳ
ＯＩ基板が好適である。
【００１４】メモリセル装置は少なくとも１つのＭＯＳ
トランジスタをそれぞれ含む多数のメモリセルを有す
る。その場合、第１のメモリセルは平行に延びる行に配
置されたプレーナＭＯＳトランジスタを含む。半導体基
板の主面にはほぼ平行に延びかつ行に平行に延びる条帯
状のトレンチが設けられる。行はトレンチの底部と隣接
するトレンチ間の主面とに交互に配置される。
【００１５】第２のメモリセルはトレンチの側壁にそれ
ぞれ形成された主面に垂直なＭＯＳトランジスタを含
む。
【００１６】第１のメモリセル及び第２のメモリセルは
ＭＯＳトランジスタの技術的な実施態様に関しては異な
っている。しかし記憶能力に関しては第１のメモリセル
及び第２のメモリセルは同じである。
【００１７】メモリセル装置の製造時に、異なった閾値
電圧を持つＭＯＳトランジスタを形成することによって
メモリセル装置をプログラムすることは、本発明の枠内
である。このことが、ＭＯＳトランジスタのチャネル範
囲へのドーピングを的確に変えるマスクされたチャネル
注入によって行われることは好ましい。
【００１８】又は、ＭＯＳトランジスタの異なった閾値
電圧は、ＭＯＳトランジスタが格納した情報に応じて異
なった厚みのゲート誘電体を有することによって形成さ
れる。その場合、ゲート誘電体の厚みに１０倍以上の差
があると、ＭＯＳトランジスタの閾値電圧が明らかに異
なるようになり、それゆえ両閾値電圧の間に位置するレ
ベルの選択信号を印加すると一方のＭＯＳトランジスタ
は導通し、厚い方のゲート誘電体を持つ他方のＭＯＳト
ランジスタは非導通になる。
【００１９】メモリセル装置を多値論理に使用する場
合、ＭＯＳトランジスタは格納した情報に応じて３つ以
上の異なった閾値電圧を有する。
【００２０】ＭＯＳトランジスタのためにトラップを持
つ材料から成るゲート誘電体を設けることは本発明の枠
内である。トラップ（ｔｒａｐ）は電荷キャリヤ、特に
電子を捕獲する性質を有する。電気的プログラミングの
ために、ＭＯＳトランジスタは、記憶すべき情報に相応
する電荷キャリヤがゲート誘電体内へ到達してトラップ
によって確実に保持されるように配線される。
【００２１】このメモリセル装置のプログラミングは製
造後電子の注入によって行われる。これはファウラーノ
ルドハイムトンネル並びにホット電子注入によって行う
ことができる。ディジタル形式でデータを記憶するため
に、ＭＯＳトランジスタは２つの異なった閾値電圧を有
するようにプログラムされる。メモリセル装置を多値論
理用に使用する場合、ゲート誘電体は、ＭＯＳトランジ
スタが格納した情報に応じて３つ以上の異なった閾値電
圧を有するように、適当な電圧及び時間条件によって種
々異なった電荷量を与えられる。
【００２２】ゲート誘電体は、本発明の一実施態様によ
れば、少なくとも１つの他の層に比較して高い電荷キャ
リヤ捕獲断面積を有する少なくとも１つの層を設けられ
た多重層として形成される。トラップは両層間の境界面
に集中させられる。誘電体多重層がＳｉＯ2 層、Ｓｉ3
Ｎ4 層及びＳｉＯ2 層（いわゆるＯＮＯ）を有すること
は好ましい。又ゲート誘電体は他の材料から成る多重層
として構成することができ、その場合高い電荷キャリヤ
捕獲断面積を持つ層は例えばＳｉ3 Ｎ4 、Ｔａ2 Ｏ5 、
Ａｌ2 Ｏ3 又はＴｉＯ2 から構成され、隣接する層はＳ
ｉＯ2 、Ｓｉ3Ｎ4 又はＡｌ2 Ｏ3 から構成される。さ
らに多重層は３層以上の層を含むことができる。
【００２３】又ゲート誘電体は不純物原子、例えばＷ、
Ｐｔ、Ｃｒ、Ｎｉ、Ｐｄ、Ｓｉ又はＩｒを内蔵した例え
ばＳｉＯ2 から成る誘電体層を含むことができる。内蔵
された不純物原子は注入によって、酸化の場合には添加
によって、又は拡散によって入れることができる。内蔵
された不純物原子はこの場合トラップを形成する。
【００２４】本発明によるメモリセル装置において、行
に配置されたプレーナＭＯＳトランジスタが直列に接続
されることは好ましい。１つの行に沿って隣接するプレ
ーナＭＯＳトランジスタの互いに接続されたソース・ド
レイン領域はその場合ドープされた共通領域として形成
される。各縦形ＭＯＳトランジスタの両ソース・ドレイ
ン領域は、基板の主面に複数のプレーナＭＯＳトランジ
スタのうちの１つのプレーナＭＯＳトランジスタの複数
のソース・ドレイン領域のうちの１つと、及びトレンチ
の底部にプレーナＭＯＳトランジスタの複数のソース・
ドレイン領域のうちの１つと共通のドープ領域としてそ
れぞれ形成される。
【００２５】この実施態様において幅Ｆ及び間隔Ｆを持
つトレンチが形成され（なおＦはその時の技術で製造可
能な最小構造サイズ）、しかもプレーナＭＯＳトランジ
スタのソース・ドレイン領域及びチャネル領域の行方向
の寸法がそれぞれＦに選定される場合、２Ｆ2 の面積に
１つのプレーナＭＯＳトランジスタを持つ１つの第１の
メモリセルと、１つの縦形ＭＯＳトランジスタを持つ１
つの第２のメモリセルとが配置される。従って１メモリ
セル当たりの平均必要面積は１Ｆ2 となる。この高い実
装密度は、縦形ＭＯＳトランジスタがトレンチの側壁に
それぞれ配置されて主面上に投射した場合に付加的な面
積を必要としないことによって達成される。隣接する行
に沿って配置されたプレーナＭＯＳトランジスタはそれ
ぞれの側壁に配置された縦形ＭＯＳトランジスタのチャ
ネル領域によって互いに絶縁される。
【００２６】本発明の別の実施態様によれば、トレンチ
に直角に延びかつ異なった行に配置されたプレーナＭＯ
Ｓトランジスタのゲート電極に接続された多数の第１の
ワード線が設けられる。さらに複数のトレンチのうちの
１つのトレンチ内にそれぞれ対をなして配置された多数
の第２のワード線が設けられる。その場合トレンチの側
壁の１つに沿って配置された縦形ＭＯＳトランジスタの
ゲート電極は複数の第２のワード線のうちの１つに接続
される。同じ側壁に配置されたそれぞれ２つの隣接する
縦形ＭＯＳトランジスタ間には、隣接するＭＯＳトラン
ジスタ間に導電性チャネルが形成されるのを抑制する絶
縁構造体が設けられる。
【００２７】絶縁構造体がドープ領域としてそれぞれの
側壁に形成されることは好ましい。ドープ領域でのドー
パント物質濃度は、当該ワード線に電圧を印加する際に
隣接するＭＯＳトランジスタ間に形成された寄生ＭＯＳ
トランジスタが導通しないような大きさにされる。又絶
縁構造体は例えばＳｉＯ2 から成る絶縁スペーサとして
形成してもよい。
【００２８】メモリセル装置はエンハンスメント形ＭＯ
Ｓトランジスタ又はデプレッション形ＭＯＳトランジス
タを用いて形成することができる。しかしデプレッショ
ン形ＭＯＳトランジスタの場合、有効な漏れ電流抑制の
ために負の駆動電圧が必要である。エンハンスメント形
ＭＯＳトランジスタを使用する場合、有効な漏れ電流抑
制は正の駆動電圧を使用しても達成される。
【００２９】本発明によるメモリセル装置の製造は自己
整合形プロセスを使用して行われ、それゆえメモリセル
当たりの必要スペースが軽減する。
【００３０】メモリセル装置を製造するために半導体基
板の主面には平行に延びる条帯状のトレンチがエッチン
グされる。縦形ＭＯＳトランジスタはこのトレンチの側
壁に形成され、プレーナＭＯＳトランジスタはトレンチ
の底部と隣接するトレンチ間の主面とに形成される。
【００３１】トレンチに直角に延びる第１のワード線が
形成されることは好ましい。プレーナＭＯＳトランジス
タ及び縦形ＭＯＳトランジスタのソース・ドレイン領域
を形成するための後続の注入時にこの第１のワード線が
マスクの機能を果たす。
【００３２】第２のワード線が例えばドープされたポリ
シリコンから成るスペーサとしてトレンチの側壁に形成
されると良い。第１のワード線と第２のワード線との間
の絶縁のために、第２のワード線の表面は第１のワード
線を形成する前に絶縁材料で覆われる。これは例えばゲ
ート酸化物を形成する際に例えば表面の熱酸化によっ
て、又は例えばＳｉＯ2 から成る絶縁スペーサの形成に
よって行われる。第１のワード線と第２のワード線との
間の絶縁のために絶縁スペーサを使用すると、この絶縁
スペーサは大きな厚みでしかも例えばゲート酸化物の厚
みのようなプロセスパラメータに依存することなく形成
可能であるという利点が得られる。
【００３３】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。なお、図面の表示は実寸通りではない。
【００３４】本発明によるメモリセル装置を製造するた
めに、例えば単結晶シリコンから成る基板１にこの基板
１の主面２に先ずメモリセル装置のセル領域を規定する
絶縁領域が形成される（図示されていない）。この絶縁
領域は例えばＬＯＣＯＳ法又はＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成
される。基板１は例えば１０15ｃｍ-3のドーパント物質
濃度を用いてｐドープされる。
【００３５】その後ホトリソグラフィによってＭＯＳト
ランジスタのデプレッションチャネルのための範囲が規
定される。例えば４０ｋｅＶのエネルギー及び４×１０
13ｃｍ-2の照射量で砒素を用いた第１のチャネル注入に
よってデプレッションチャネル３が形成される。主面２
に平行に広がるこのデプレッションチャネル３の範囲は
２Ｆ×２Ｆ、すなわち０．４μｍの技術を使用する場合
例えば０．８μｍ×０．８μｍである（図１参照）。
【００３６】ＴＥＯＳ法によって例えば１００ｎｍ〜２
００ｎｍの厚みでＳｉＯ2 層を析出し、引き続いてホト
リソグラフィによってこのＳｉＯ2 層をパターン化する
ことにより、トレンチマスク４が形成される（図２参
照）。
【００３７】エッチングマスクとしてトレンチマスク４
を使用して、例えばＣｌ2 を用いた異方性エッチングに
よって、条帯状のトレンチ５がエッチングされる。この
トレンチ５は例えば０．５μｍの深さを有する。トレン
チ５の幅はＦ、例えば０．４μｍ、隣接するトレンチ５
の間隔は同様にＦ、例えば０．４μｍである。トレンチ
５の長さはメモリセル装置のサイズに従い、例えば１３
０μｍである。
【００３８】デプレッションチャネル３の幅はトレンチ
５のエッチング時にトレンチ５の間隔に合わせられる。
従ってデプレッションチャネル３に対するトレンチマス
ク４の位置合わせは限定的なものではない。
【００３９】引き続いてホトリソグラフィによって第１
のレジストマスク６が形成される（図３、図４、図５参
照）。この第１のレジストマスク６はトレンチ５に対し
垂直方向に延びる条帯状開口部を有している（図３の平
面図参照）。この開口部の幅はＦ、例えば０．４μｍ、
隣接する開口部の間隔は同様にＦ、例えば０．４μｍで
ある。第１のレジストマスク６の開口部の範囲にはトレ
ンチ５の側壁に絶縁構造体７が形成される（図５参
照）。この絶縁構造体７は例えばホウ素イオンの傾斜注
入によって形成される。イオン注入の角度は、側壁のみ
が注入イオン流内に位置しトレンチの底部は隠れるよう
に選定される。注入は両側から行われ、それゆえ両側壁
に絶縁構造体７が形成される。注入は例えば２５ｋｅＶ
のエネルギー及び１０14ｃｍ-2の照射量で１５°の角度
でホウ素イオンを用いて行われる。
【００４０】又絶縁構造体７は拡散源として適したスペ
ーサからの拡散によって形成することもできる。このス
ペーサは例えばホウ素をドープされたガラスから、ホウ
素をドープされたガラス層の析出及びトレンチ５の側壁
での異方性エッチバックによって形成される。引き続い
てスペーサはレジストマスクによって、絶縁構造体７を
形成しなければならない側壁範囲のみが残されるように
構造化される。この構造化に使用されるレジストマスク
は第１のレジストマスク６の開口部に対して相補形をな
す条帯状開口部を有する。
【００４１】他の方法では、絶縁構造体７は絶縁スペー
サとして形成される。このために、例えばＴＥＯＳ法で
ＳｉＯ2 層が例えば３０〜８０ｎｍの層厚で析出され、
異方性エッチバックされる。第１のレジストマスク６に
対して相補形をなすレジストマスクによって、スペーサ
は絶縁構造体７を形成するように構造化される。
【００４２】第１のレジストマスク６の除去後、第２の
レジストマスク（図示されていない）が形成される。２
５ｋｅＶのエネルギー及び例えば５×１０12ｃｍ-2の照
射量で例えばホウ素の傾斜注入によってトレンチの側壁
に高い閾値電圧を形成する第の２チャネル注入が実施さ
れる（図示されていない）。このプロセスで縦形ＭＯＳ
トランジスタのプログラミングが行われる。
【００４３】次に、トレンチ５の側壁にゲート誘電体８
が例えば熱ＳｉＯ2 から例えば５〜１０ｎｍの層厚で形
成される（図６参照）。
【００４４】同形の縁部被覆を有するドープされたポリ
シリコン層が例えば５０ｎｍの厚みで全面に形成され
る。このドープされたポリシリコン層は例えばｎ+ ドー
プされている。ドープされたポリシリコン層はその場で
ドープされた析出によって、又は最初にドープされない
で析出されその後拡散又は注入によりドープされること
によって形成される。ドープされたポリシリコン層の異
方性エッチバックによってトレンチ５の側壁にはドープ
されたポリシリコンスペーサ９が形成される。このエッ
チングはゲート誘電体に対して選択的に行われる。ドー
プされたポリシリコンスペーサ９はトレンチ５の全長に
亘ってトレンチ５の側壁に延びている（図６及び図７参
照）。ドープされたポリシリコンスペーサ９の層抵抗の
軽減のために、このポリシリコンスペーサ９が薄い金属
ケイ化物層を備えることは有利である。この金属ケイ化
物層は例えばタングステンとの反応によって形成され
る。その際ケイ化タングステンはポリシリコン上のみに
形成され、ゲート誘電体によって覆われたトレンチ底部
及び隣接するトレンチ間の主面には形成されないように
される。
【００４５】第３のレジストマスク（図示されていな
い）を使用して第３のチャネル注入が実施される。その
際トレンチ５の底部にデプレッションチャネル１０が形
成される（図７参照）。引き続いて第３のレジストマス
クが再び除去される。
【００４６】引き続いてトレンチマスク４が例えばフッ
化水素酸を用いたウェットケミカルエッチングによって
除去される。その際、トレンチ５の底部に存在するゲー
ト誘電体８の部分も除去される。例えばＴＥＯＳ法によ
るＳｉＯ2 層の全面析出及び引き続いて行われる異方性
エッチバックによって、ドープされたポリシリコンスペ
ーサ９を完全に覆う絶縁スペーサ１１が形成される（図
７及び図８参照）。ＳｉＯ2 層は例えば３０〜８０ｎｍ
の層厚で析出される。
【００４７】次に、別のゲート誘電体１２が例えば熱Ｓ
ｉＯ2 から形成される。この別のゲート誘電体１２はト
レンチ５の底部と隣接するトレンチ５間の主面２とに配
置される。別のゲート誘電体１２は例えば５〜１０ｎｍ
の層厚を有する。
【００４８】引き続いて、ポリシリコン層及びＳｉＯ2
層が析出される。ポリシリコン層は例えばその場でドー
プされて析出されるか、又は最初にドープされないで析
出されその後例えばガラス相からの注入又は拡散によっ
てドープされる。ＳｉＯ2 層は例えばＴＥＯＳ法で析出
される。ホトリソグラフィによってこのＳｉＯ2 層から
ハードマスクが形成される（図示されていない）。エッ
チングマスクとしてこのハードマスクを使用して、ドー
プされたポリシリコン層が構造化される。その際、トレ
ンチ５に直角に延びる第１のワード線１３が形成される
（図７参照）。この第１のワード線１３の構造化は別の
ゲート誘電体１２に対して高選択的に行われる。この構
造化がＨＢｒ及びＣｌ2 を用いたドライエッチングを使
用して行われることは好ましい。
【００４９】第１ワード線１３は絶縁構造体７の上にそ
れぞれ延びるように配置される。従って、この第１ワー
ド線１３を製造するために、絶縁構造体７に対する位置
合わせが必要である。
【００５０】次に、例えば８０ｋｅＶのエネルギー及び
例えば５×１０15ｃｍ-2の照射量で砒素の注入が実施さ
れ、主面２にソース・ドレイン領域１４ａが、トレンチ
５の底部にソース・ドレイン領域１４ｂが形成される。
ソース・ドレイン領域１４ａ、１４ｂはそれぞれ１００
ｎｍの深さを有する（図８参照）。このソース・ドレイ
ン領域１４ａ、１４ｂの形成後、ハードマスクが除去さ
れる。
【００５１】主面２における各２つのソース・ドレイン
領域１４ａと、デプレッションチャネル３を有するか又
は有しないｐドープされた基板１の、前記２つのソース
・ドレイン領域１４ａ間で主面２に接する部分と、その
上に配置された別のゲート誘電体１２と、その上に配置
された各第１のワード線１３の部分とがそれぞれ１つの
プレーナＭＯＳトランジスタを形成する。同様に、トレ
ンチ５の底部にそれぞれ配置された各２つのソース・ド
レイン領域１４ｂと、デプレッションチャネル１０を有
するか又は有しないｐドープされた基板１の、前記２つ
のソース・ドレイン領域１４ｂ間でトレンチ５の底部に
配置された部分と、その上に配置された別のゲート誘電
体１２と、その上に配置された各第１のワード線１３の
部分とがトレンチ５の底部に配置された１つのプレーナ
ＭＯＳトランジスタを形成する。トレンチ５の１つの側
壁に接する各２つのソース・ドレイン領域１４ａ、１４
ｂと、デプレッションチャネルを有するか又は有しない
ｐドープされた基板１の、前記２つのソース・ドレイン
領域１４ａ、１４ｂ間で側壁に接する部分とが、ゲート
誘電体８の基板１に接する部分と、ドープされたポリシ
リコンスペーサ９と共に、１つの縦形ＭＯＳトランジス
タを形成する。１つのトレンチ５の底部及び主面に配置
された隣接するプレーナＭＯＳトランジスタはｐドープ
された基板１によって互いに絶縁される。ドープされた
ポリシリコンスペーサ９は縦形ＭＯＳトランジスタを駆
動する第２のワード線を形成する。ドープされたポリシ
リコンスペーサ９は第１のワード線１３に対して絶縁ス
ペーサ１１によって絶縁されている。
【００５２】図９には図７及び図８に示された断面の平
面図が示されている。この平面図では破線でドープされ
たポリシリコンスペーサ９の位置が示されている。第１
のワード線１３と、第２のワード線を形成するドープさ
れたポリシリコンスペーサ９とは互いに垂直に延びてい
る。
【００５３】この実施例では主面２に平行なソース・ド
レイン領域１４ａ、１４ｂはＦ×Ｆの寸法を有する。こ
れらは直接並んで配置されている（図９参照）。トレン
チ５に平行な隣接するソース・ドレイン領域１４ａ、１
４ｂ間の間隔は同様にＦである。各ソース・ドレイン領
域１４ａ、１４ｂは２つの隣接するプレーナＭＯＳトラ
ンジスタに所属する。縦形ＭＯＳトランジスタはトレン
チ５の側面に形成され、主面２に平行な面積を必要とし
ない。従って、１つのプレーナＭＯＳトランジスタ及び
１つの縦形ＭＯＳトランジスタを含む２つのメモリセル
の必要面積は２Ｆ2 である。従って、メモリセル当たり
の平均必要面積はＦ2 である。
【００５４】メモリセル装置を製造するために、中間酸
化物層１５が全面に形成される（図１０参照）。この中
間酸化物層１５は例えば１６００ｎｍの層厚で形成され
る。中間酸化物層１５にはトレンチ５の底部に存在する
ソース・ドレイン領域１４ｂに対する接触孔が開けられ
る。短絡を防止するために、この接触孔の側壁は絶縁ス
ペーサ１６を備える。この絶縁スペーサ１６は、例えば
３０〜８０ｎｍの層厚でＴＥＯＳ法にて例えばＳｉＯ2
層を析出しこのＳｉＯ2 層を異方性エッチバックするこ
とによって形成される。スペーサ１６によって、主面２
に存在するソース・ドレイン領域１４ａ又はワード線１
３の位置合わせエラーのためにエッチングされた部分が
覆われる。接触孔は最後に金属充填物１７で充填され
る。このために例えば金属層がスパッタ又は蒸着によっ
て設けられ、ホトリソグラフィ及びエッチングによって
構造化される。金属充填物１７は例えばアルミニウム又
はタングステンから形成される。
【００５５】図１１には３×３のメモリセル対を備えた
メモリセル領域のための結線図が示されている。個々の
メモリセルはＮＡＮＤ構成に配置されている。ＷＬ１は
プレーナＭＯＳトランジスタのゲート電極をそれぞれ互
いに接続する第１のワード線１３を表す。ＷＬ２はドー
プされたボリシリコンスペーサ９によって形成され縦形
ＭＯＳトランジスタのゲート電極をそれぞれ互いに接続
する第２のワード線を表す。ＢＬは主面２とトレンチ５
の底部とに配置されそれぞれ直列に接続されたプレーナ
ＭＯＳトランジスタによって形成されたビット線を表
す。プレーナＭＯＳトランジスタの評価はビット線ＢＬ
及び各第１のワード線ＷＬ１を介して行われる。縦形Ｍ
ＯＳトランジスタの評価は主面２に配置されたプレーナ
ＭＯＳトランジスタの隣接するビット線と、トレンチ５
の底部に配置され金属充填物１７を介して基準電位を印
加されるソース・ドレイン領域１４ｂとの間でそれぞれ
行われる。
【００５６】本発明の上述の実施例において、メモリセ
ル装置のプログラミングはこのメモリセル装置の製造時
に第１のチャネル注入、第２のチャネル注入及び第３の
チャネル注入によって行われる。その際に記憶された情
報は開口部の配置を介してチャネル注入時に使用された
レジストマスク内にもたらされる。
【００５７】縦形ＭＯＳトランジスタのプログラミング
を行うための第２のチャネル注入は第１のワード線１３
の製造後に行ってもよい。第２のレジストマスクはこの
場合第１のワード線１３の構造化に使用されるハードマ
スクの上に形成される。開口部はハードマスクに重な
り、それゆえトレンチの延びに平行に行われる第２のレ
ジストマスクの位置合わせは限定的なものではない。ト
レンチの側壁内のデプレッションチャネルはこの場合も
ホウ素の傾斜注入によって形成される。イオン注入の際
のエネルギーは、ホウ素イオンがドープされたポリシリ
コンスペーサ９及びゲート誘電体８を通ってトレンチ５
の側壁内へ到達するように調整される。注入は例えば５
０ｋｅＶのエネルギーを用いて行われる。
【００５８】ＭＯＳトランジスタの種々の閾値電圧は製
造時に同様にプレーナＭＯＳトランジスタ及び／又は縦
形ＭＯＳトランジスタの種々異なった厚みのゲート誘電
体を形成することによって実現することができる。
【００５９】他の方法では、ゲート誘電体８及び別のゲ
ート誘電体１２として、トラップを持つ材料が使用され
る。ゲート誘電体８及び別のゲート誘電体１２は多重層
内の少なくとも１つの他の層に比べて高い電荷キャリヤ
捕獲断面積を有する少なくとも１つの層が設けられてい
る例えば誘電体多重層から形成される。この誘電体多重
層がＳｉＯ2 層、Ｓｉ3 Ｎ4 層及びＳｉＯ2 層（いわゆ
るＯＮＯ）を含むことは好ましい。多重層の層厚は、多
重層のゲート容量が例えば１０ｎｍの厚みを持つ熱Ｓｉ
Ｏ2 から成る層のゲート容量に相当するように設定され
る。このために、ＳｉＯ2 層のためにそれぞれ４ｎｍの
層厚が、そしてＳｉ3 Ｎ4 層のために４ｎｍの層厚が必
要である。
【００６０】ゲート誘電体８及び別のゲート誘電体１２
が高いトラップ密度を持つ材料から形成される場合、メ
モリセル装置のプログラミングはその製造後ゲート誘電
体８又は別のゲート誘電体１２内への電荷キャリヤ、特
に電子の注入により行われる。電荷キャリヤはファウラ
ーノルドハイムトンネル又はホット電子注入により入れ
ることができる。この場合第１のチャネル注入、第２の
チャネル注入及び第３のチャネル注入ならびにその際に
使用されたレジストマスクは省略できる。
【００６１】メモリセル間の有効な漏れ電流の抑制に関
して、プレーナＭＯＳトランジスタ及び縦形ＭＯＳトラ
ンジスタ用にエンハンスメント形トランジスタを使用す
ることは有利である。情報の状態“１”及び“０”を形
成するために、異なった閾値電圧は例えば０．５ボルト
及び１．５ボルトに設定される。
【図面の簡単な説明】
【図１】第１のチャネル注入後の基板の概略断面図。
【図２】条帯状のトレンチのエッチング後の基板の概略
断面図。
【図３】第１のマスクを形成してトレンチの側壁内に絶
縁構造体を形成した後の基板の平面図。
【図４】図３に示された基板のＩＶ−ＩＶ断面図。
【図５】図２に示された断面図に対応する図３に示され
た基板のＶ−Ｖ断面図。
【図６】縦形ＭＯＳトランジスタのためのゲート誘電体
及びゲート電極の形成後の図４に示された基板の断面
図。
【図７】縦形ＭＯＳトランジスタのゲート電極を覆う絶
縁スペーサを形成し、プレーナＭＯＳトランジスタのた
めのゲート誘電体を形成し、トレンチに直角に延びる第
１のワード線を形成した後の図５に示された基板の断面
を示し、図９のＶＩＩ−ＶＩＩ線に沿った断面図。
【図８】ソース・ドレイン領域を形成した後の図６に対
応する基板の断面を示し、図９のＶＩＩＩ−ＶＩＩＩ線
に沿った断面図。
【図９】基板の平面図。
【図１０】トレンチの底部に配置されたソース・ドレイ
ン領域上にビット線の接触を形成した後の図８に対応す
る基板の断面図。
【図１１】３×３のメモリセル対を持つメモリセル装置
の結線図。
【符号の説明】
１ 基板 ２ 主面 ３ デプレッションチャネル ４ トレンチマスク ５ トレンチ ６ レジストマスク ７ 絶縁構造体 ８ ゲート誘電体 ９ ポリシリコンスペーサ １０ デプレッションチャネル １１ 絶縁スペーサ １２ ゲート誘電体 １３ 第１のワード線 １４ａ、１４ｂ ソース・ドレイン領域 １５ 中間酸化物層 １６ 絶縁スペーサ １７ 金属充填物 ＷＬ１ 第１のワード線 ＷＬ２ 第２のワード線 ＢＬ ビット線
フロントページの続き (72)発明者 ウオルフガング レースナー ドイツ連邦共和国 81739 ミユンヘン ハインツエルメンヒエンシユトラーセ ２

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）の主面（２）に少なく
    とも１つのＭＯＳトランジスタをそれぞれ含む多数のメ
    モリセルが設けられ、第１のメモリセルは平行に延びる
    行に配置されたプレーナＭＯＳトランジスタを含み、半
    導体基板（１）にほぼ平行に延びかつ行に平行に延びる
    条帯状のトレンチ（５）が設けられ、行はトレンチ
    （５）の底部と隣接するトレンチ（５）間の主面（２）
    とに交互に配置され、第２のメモリセルはトレンチ
    （５）の側壁にそれぞれ形成された主面（２）に垂直な
    ＭＯＳトランジスタを含むことを特徴とするメモリセル
    装置。
  2. 【請求項２】 行に配置されたプレーナＭＯＳトランジ
    スタは直列に接続され、１つの行に沿って隣接するプレ
    ーナＭＯＳトランジスタの互いに接続されたソース・ド
    レイン領域（１４ａ、１４ｂ）はドープされた共通領域
    として形成され、主面に垂直な縦形ＭＯＳトランジスタ
    の両ソース・ドレイン領域（１４ａ、１４ｂ）は、半導
    体基板（１）の主面（２）に複数のプレーナＭＯＳトラ
    ンジスタのうちの１つのプレーナＭＯＳトランジスタの
    複数のソース・ドレイン領域（１４ａ）のうちの１つ
    と、及びトレンチ（５）の底部にプレーナＭＯＳトラン
    ジスタの複数のソース・ドレイン領域（１４ｂ）のうち
    の１つと共通なドープされた領域としてそれぞれ形成さ
    れていることを特徴とする請求項１記載のメモリセル装
    置。
  3. 【請求項３】 トレンチ（５）に直角に延びかつプレー
    ナＭＯＳトランジスタのゲート電極に接続された多数の
    第１のワード線（１３）が設けられ、複数のトレンチ
    （５）のうちの１つのトレンチ内にそれぞれ対をなして
    配置された多数の第２のワード線（９）が設けられ、ト
    レンチ（５）の側壁の１つに沿って配置された縦形ＭＯ
    Ｓトランジスタのゲート電極は複数の第２のワード線
    （９）のうちの１つに接続され、同じ側壁に配置された
    それぞれ２つの隣接する縦形ＭＯＳトランジスタ間に
    は、隣接するＭＯＳトランジスタ間に導電性チャネルが
    形成されるのを抑制する絶縁構造体（７）が設けられて
    いることを特徴とする請求項１又は２記載のメモリセル
    装置。
  4. 【請求項４】 絶縁構造体（７）はそれぞれドープされ
    た領域としてそれぞれの側壁に形成されていることを特
    徴とする請求項３記載のメモリセル装置。
  5. 【請求項５】 ＭＯＳトランジスタはそれぞれのメモリ
    セル内に格納された情報に応じて異なった閾値電圧を有
    することを特徴とする請求項１乃至４の１つに記載のメ
    モリセル装置。
  6. 【請求項６】 ＭＯＳトランジスタはトラップを持つ材
    料から成るゲート誘電体（８、１２）を有することを特
    徴とする請求項１乃至４の１つに記載のメモリセル装
    置。
  7. 【請求項７】 ＭＯＳトランジスタは、ゲート誘電体
    （８、１２）として、少なくとも１つの他の層に比較し
    て高い電荷キャリヤ捕獲断面積を有する少なくとも１つ
    の層を備えた誘電体多重層を含むことを特徴とする請求
    項６記載のメモリセル装置。
  8. 【請求項８】 高い電荷キャリヤ捕獲断面積を持つ層は
    Ｓｉ3 Ｎ4 、Ｔａ2Ｏ5 、Ａｌ2 Ｏ3 又はＴｉＯ2 のう
    ちの少なくとも１種の材料を含み、他の層は物質ＳｉＯ
    2 、Ｓｉ3 Ｎ4 又はＡｌ2 Ｏ3 のうちの少なくとも１種
    の材料を含むことを特徴とする請求項７記載のメモリセ
    ル装置。
  9. 【請求項９】 ＭＯＳトランジスタは、ゲート誘電体
    （８、１２）として、不純物原子を内蔵した誘電体層を
    含み、その場合内蔵された不純物原子は誘電体層に比較
    して高い電荷キャリヤ捕獲断面積を有することを特徴と
    する請求項６記載のメモリセル装置。
  10. 【請求項１０】 誘電体層はＳｉＯ2 を含み、内蔵され
    た不純物原子はＷ、Ｐｔ、Ｃｒ、Ｎｉ、Ｐｄ、Ｓｉ又は
    Ｉｒのうちの１種の元素を含むことを特徴とする請求項
    ９記載のメモリセル装置。
  11. 【請求項１１】 半導体基板（１）の主面（２）にほぼ
    平行に延びる複数の条帯状のトレンチ（５）がエッチン
    グされ、トレンチ（５）の底部と隣接するトレンチ
    （５）間の主面（２）とにそれぞれプレーナＭＯＳトラ
    ンジスタが形成され、トレンチ（５）の側壁に縦形ＭＯ
    Ｓトランジスタが形成されることを特徴とするメモリセ
    ル装置の製造方法。
  12. 【請求項１２】 トレンチ（５）の底部ならびに隣接す
    るトレンチ（５）間の主面（２）に配置されたプレーナ
    ＭＯＳトランジスタはそれぞれ直列に接続され、隣接す
    るプレーナＭＯＳトランジスタの互いに接続されたソー
    ス・ドレイン領域（１４ａ、１４ｂ）は共通にドープさ
    れた領域としてそれぞれ形成され、各縦形ＭＯＳトラン
    ジスタの両ソース・ドレイン領域（１４ａ、１４ｂ）
    は、基板（１）の主面（２）に複数のプレーナＭＯＳト
    ランジスタのうちの１つのプレーナＭＯＳトランジスタ
    の複数のソース・ドレイン領域（１４ａ）のうちの１つ
    と、及びトレンチ（５）の底部にプレーナＭＯＳトラン
    ジスタの複数のソース・ドレイン領域（１４ｂ）のうち
    の１つと共通な領域としてそれぞれ形成されることを特
    徴とする請求項１１記載の方法。
  13. 【請求項１３】 プレーナＭＯＳトランジスタのための
    ゲート誘電体（１２）の形成後、トレンチ（５）に直角
    に延びプレーナＭＯＳトランジスタのゲート電極を含む
    複数の第１ワード線（１３）が形成され、ソース・ドレ
    イン領域（１４ａ、１４ｂ）を形成するためのイオン注
    入が実施され、その場合第１のワード線（１３）はマス
    クとして作用することを特徴とする請求項１１又は１２
    記載の方法。
  14. 【請求項１４】 縦形ＭＯＳトランジスタのためのゲー
    ト誘電体（８）の形成後、各トレンチ（５）内にほぼ同
    形の縁部被覆を持つ導電層を形成しこの導電層の異方性
    エッチバックによって、トレンチ（５）の側壁に沿って
    それぞれ配置されかつこの側壁に沿って配置された縦形
    ＭＯＳトランジスタのゲート電極を含む第２のワード線
    が形成され、同じ側壁に配置されたそれぞれ２つの隣接
    する縦形ＭＯＳトランジスタ間には、隣接するＭＯＳト
    ランジスタ間に導電性チャネルが形成されるのを抑制す
    る絶縁構造体（７）が形成されることを特徴とする請求
    項１１乃至１３の１つに記載の方法。
  15. 【請求項１５】 絶縁構造体（７）を形成するためにそ
    れぞれの側壁にそれぞれドープされた領域が形成される
    ことを特徴とする請求項１４記載の方法。
  16. 【請求項１６】 格納した情報に応じて異なる閾値電圧
    を持つＭＯＳトランジスタが形成されることを特徴とす
    る請求項１１乃至１５の１つに記載の方法。
  17. 【請求項１７】 ＭＯＳトランジスタのゲート誘電体
    （８、１２）はトラップを持つ材料から形成されること
    を特徴とする請求項１１乃至１５の１つに記載の方法。
  18. 【請求項１８】 ゲート誘電体（８、１２）は、少なく
    とも１つの他の層に比較して高い電荷キャリヤ捕獲断面
    積を有する少なくとも１つの層を備えた誘電体多重層と
    して形成されることを特徴とする請求項１７記載の方
    法。
  19. 【請求項１９】 ゲート誘電体（８、１２）は不純物原
    子を内蔵した誘電体層として形成され、その場合内蔵さ
    れた不純物原子は誘電体層に比較して高い電荷キャリヤ
    捕獲断面積を有することを特徴とする請求項１７記載の
    方法。
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