KR970063683A - 메모리 셀 장치 및 그 제조 방법 - Google Patents

메모리 셀 장치 및 그 제조 방법 Download PDF

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Abstract

메모리 셀 장치는 평면 MOS트랜지스터를 가지는 제1메모리 셀 및 수직 MOS트랜지스터를 가지는 제2메모리 셀을 포함한다. 평면 MOS트랜지스터(14a,13,14a;14b,13,14b)는 이런 경우에 평행한 스트립 형태 트렌치(5)의 하부 및 상부에 배열된다. 수직 MOS트랜지스터(14a,9,14b)는 트렌치(5)의 측벽에 배열된다. 메모리 셀 장치는 1F2(F : 최소 구조 크기)의 각 메모리 셀을 위한 평균 면적 요구로 제조될 수 있다.

Description

메모리 셀 장치 및 그 제조 방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 제7도와 제8도에 도시된 단면에 각각 Ⅶ-Ⅶ와 Ⅷ-Ⅷ에 의해 표시되는 기판의 정면도.

Claims (19)

  1. - 다수의 메모리 셀이 반도체 기판(1)의 주영역(2)에 제공되는데, 메모리 셀은 각각 적어도 하나의 MOS트랜지스터를 포함하고, - 제1메모리 셀이 평행하게 진행하는 열로 배열되는 평면 MOS 트랜지스터를 포함하고, - 평행하게 진행하고 열과 평행하게 진행하는 스트립 형태의 트렌치(5)가 상기 반도체 기판(1)에 제공되고, - 상기 열은 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역(2)에 선택적으로 배열되고, - 제2메모리 셀이 상기 주영역(2)에 대해 수직하고, 상기 트렌치(5)의 측벽에 각각 실현되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 장치.
  2. 제1항에 있어서, - 열로 배열된 평면 MOS 트랜지스터는 직렬로 상호 접속되고, - 열을 따라 인접하는 평면 MOS 트랜지스터의 상기 상호 접속된 소스/드레인(14a,14b)은 응집된 도핑 영역으로서 형성되고, - 상기 수직 MOS 트랜지스터의 2개 소스/드레인 영역(14a,14b)은 상기 반도체 기판(1)의 주영역에 있는 상기 평면 MOS 트랜지스터 중 하나에 대한 상기 소스/드레인 영역(14a)중 하나와 상기 트렌치(5)의 하부의 상기 평면 MOS 트랜지스터의 소스/드레인 영역(14b)중 하나와 응집된 도핑 영역으로서 형성되는 것을 특징으로 하는 메모리 셀 장치.
  3. 제1항 또는 제2항에 있어서, - 상기 트렌치(5)에 대해 횡적으로 진행하고 평면 MOS 트랜지스터의 게이트 전극에 접속되는 다수의 제1워드 라인(13)이 제공되고, - 상기 트렌치(5)중 하나에 각각 쌍으로 배열되는 다수의 제2워드 라인(9)이 제공되고, - 상기 트렌치(5)의 측벽중 하나를 따라 배열된 상기 수직 MOS 트랜지스터의 상기 게이트 전극은 상기 제2워드 라인(9)중 하나에 접속되며, - 인접한 MOS 트랜지스터 사이의 도전 채널의 형상을 억제하는 절연 구조(7)가 상기 동일한 측벽에 배열되는 2개의 인접한 MOS 트랜지스터 사이에 각각 제공되는 것을 특징으로 하는 메모리 셀 장치.
  4. 제3항에 있어서, 상기 절연 구조(7)는 각각 상기 개별 측벽의 도핑 영역으로서 디자인되는 것을 특징으로 하는 메모리 셀 장치.
  5. 제1항 또는 제2항에 있어서, 상기 MOS 트랜지스터는 상기 개별 메모리 셀에 저장된 정보에 의존하는 서로 다른 문턱 전압을 가지는 것을 특징으로 하는 메모리 셀 장치.
  6. 제1항 또는 제2항에 있어서, 상기 MOS 트랜지스터는 트랩을 가지는 재료로 형성된 게이트 유전체(8,12)를 구비하는 것을 특징으로 하는 메모리 셀 장치.
  7. 제6항에 있어서, 상기 MOS 트랜지스터는 게이트 유전체(8,12)로서 적어도 하나의 추가층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 유전체 다중층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  8. 제7항에 있어서, - 증가된 전하 캐리어 포획 단면을 가지는 상기 층은 적어도 하나의 물질(Si3N4, Ta2O5, Al2O3, 또는 TiO2)을 포함하고, - 상기 추가층은 작어도 하나의 물질(SiO2, Si3N4또는 Al2O2)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  9. 제6항에 있어서, 상기 MOS 트랜지스터는 게이트 유전체(8,12)로서 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 함유 불순물 원자를 구비하는 유전체층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  10. 제9항에 있어서, - 상기 유전체 층은 SiO2를 포함하고, - 상기 함유 불순물 원자는 적어도 하나의 엘리먼트(W, Pt, Cr, Ni, Pd, Si 또는 Ir)를 포함하는 것을 특징으로 하는 메모리 셀 장치.
  11. - 평행하게 진행하는 다수의 스트립 형태의 트렌치(5)가 반도체 기판(1)의 주영역(2)에 에칭되는 단계; - 평면 MOS 트랜지스터가 각각의 경우에 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역에 형성되는 단계; 및 - 수직 MOS 트랜지스터가 상기 트렌치(5)의 측벽에 형성되는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  12. 제11항에 있어서, - 상기 트렌치(5)의 하부 및 인접한 트렌치(5) 사이의 상기 주영역에 배열된 상기 평면 MOS 트랜지스터는 각각의 경우에 직렬로 상호 접속되고, - 상기 인접한 평면 MOS 트랜지스터의 상호 접속된 소스/드레인 영역은 각각 응집된 도핑 영역으로서 형성되고, - 상기 각각의 수직 MOS 트랜지스터의 2개 소스/드레인 영역(14a,14b)은 각각의 경우에 상기 기판(1)의 주영역(2)에 있는 상기 평면 MOS 트랜지스터중 하나의 소스/드레인 영역중 하나 및 상기 트렌치(5)의 하부에 있는 상기 평면 MOS 트랜지스터의 소스/드레인 영역(14b)중 하나와 응집 영역으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  13. 제11 또는 제12항에 있어서, - 상기 평면 MOS 트랜지스터를 위한 게이트 유전체(12)의 형성 후, 상기 트렌치(5)에 대해 횡적으로 진행하고 상기 평면 MOS 트랜지스터의 상기 게이트 전극을 포함하는 다수의 제1워드 라인이 형성되고, - 상기 소스/드레인 영역(14a,14b)을 형성하기 위해 이온 주입이 수행되며, 상기 제1워드 라인은 마스킹 작용을 하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  14. 제11 또는 제12항에 있어서, - 상기 수직 MOS 트랜지스터를 위한 게이트 유전체(8)의 형성 후, 제2워드 라인이 균일한 가장자리 커버를 가지는 도전층의 형성 및 각각의 트렌치(5)에서 상기 도전층의 이방성 에칭백에 의해 형성되는데, 상기 제2워드 라인은 각각 상기 트렌치(5)의 측벽을 따라 배열되고 이런 측벽을 따라 배열된 상기 수직 MOS 트랜지스터의 상기 게이트 전극을 포함하며, - 인접한 MOS 트랜지스터 사이의 도전층의 형성을 억제하는 절연 구조(7)가 상기 동일한 측벽에 배열되는 각각의 2개 인접한 수직 MOS 트랜지스터 사이에 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  15. 제14항에 있어서, 상기 절연 구조(7)를 형성하기 위하여 개별 도핑 영역이 상기 개별 측벽에 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  16. 제11 또는 제12항에 있어서, 상기 MOS 트랜지스터는 상기 저장된 정보에 의존하는 서로 다른 문턱 전압으로 제조되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  17. 제11 또는 제12항에 있어서, 상기 MOS 트랜지스터의 게이트 유전체(8,12)는 트랩을 가지는 재료로부터 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  18. 제17항에 있어서, 상기 게이트 유전체(8,12)는 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 적어도 하나의 층을 구비하는 유전체 다중층으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  19. 제17항에 있어서, 상기 게이트 유전체(8,12)는 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 함유된 불순물 원자를 구비하는 유전체층으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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