KR970060503A - 전기적으로 프로그램 가능한 메모리 셀 장치 및 그 제조 방법 - Google Patents

전기적으로 프로그램 가능한 메모리 셀 장치 및 그 제조 방법 Download PDF

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로타르 리슈
프란츠 호프만
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로더리히 네테부쉬; 롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

전기적으로 프로그램 가능한 메모리 셀 장치는 각각 트랩을 구비하는 게이트 유전체를 갖는 MOS 트랜지스터를 포함하고 병렬로 진행하는 로우(row)형태로 배열되는 다수의 개별 메모리 셀을 포함한다. 이런 경우에, 이웃한 로우는 각각의 경우에 세로 트렌치(5)의 하부 및 아웃한 세로 트랜치 사이에 접하여 선택적으로 진행하고, 서로 절연된다. 메모리 셀 장치는 2F2(F : 최소 구조 크기)의 메모리 셀 당 면적 요구를 갖는 자기 정렬 공정 단계에 의해 제조될 수 있다.

Description

전기적으로 프로그램 가능한 메모리 셀 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 채널 정지층의 형성후 실리콘 기판을 도시하는 도면.
제2도는 트렌치 에칭후 실리콘 기판을 도시하는 도면.
제3도는 워드 라인 형성후 실리콘 기판을 도시하는 도면.
제4도는 제3도의 Ⅳ-Ⅳ에 의해 표시된 실리콘 기판의 단면도.
제5도는 제3도의 Ⅴ-Ⅴ에 의해 표시된 실리콘 기판의 단면도.
제6도는 제3도에 도시된 실리콘 기판의 평면도.

Claims (13)

  1. 다수의 개별 메모리 셀이 반도체 기판(1)에 제공되고, 상기 메모리 셀은 각각의 경우에 평행하게 진행하는 로우로 배열되고, 상기 로우에 평행하게 진행하는 세로 트렌치(5)가 상기 반도체 기판(1)의 주요 영역(2)에 제공되고, 상기 로우는 각각의 경우에 인접한 세로 트렌치(5)사이의 상기 주요 영역(2) 및 상기 세로 트렌치(5)의 하부에 선택적으로 배열되고, 인접한 로우를 서로 절연시키는 절연 구조(3,8)가 제공되고, 상기 각각의 메모리 셀은 적어도 하나의 MOS 트랜지스터 (10,9,10)를 포함하고, 워드 라인(9)은 상기 로우에 대해 횡적으로 진행하고, 서로 다른 로우를 따라 배열되는 MOS 트랜지스터는 트랩을 가지는 재료로 형성되는 게이트 유전체(7)를 가지는 것을 특징으로 하는 전기적으로 프로그램 가능한 메모리 셀 장치.
  2. 제1항에 있어서, 상기 인접한 로우의 절연을 위한 절연 구조는 상기 세로 트렌치(5)의 측벽을 따라 배열되는 절연 스페이서(8) 및 각각의 경우 상기 반도체 기판(1)의 인접한 세로 트렌치(5)사이에 배열되고 인접한 로우 사이에서 상기 반도체 기판(1)의 도전 채널 형성을 방지하는 도핑층(3)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  3. 제1항 또는 제2항에 있어서, 로우를 따라 배열된 상기 메모리 셀의 MOS 트랜지스터는 직렬로 접속되고, 로우를 따라 인접하는 MOS 트랜지스터의 상호 접속되는 소스/드레인 영역은 상기 반도체 기판에 응집 도핑 영역(10)으로 설계되고, 각각의 로우는 상기 로우로 배열되는 MOS 트랜지스터가 직렬로 접속되는 단자를 가지는 것을 특징으로 하는 메모리 셀 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 MOS 트랜지스터는 상기 게이트 유전체(7)로서 적어도 하나의 추가층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 적어도 하나의 층을 구비하는 유전체 다중층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  5. 제4항에 있어서, 상기 증가된 전하 캐리어 포획 단면을 가지는 층은 적어도 하나의 물질(Si3N4, Ta2O5, Al2O3또는 TiO3)을 포함하고, 상기 추가층은 적어도 하나의 물질(SiO3, Si3N4또는 Al3O3)을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 MOS 트랜지스터는 상기 게이트 유전체(7)로서 혼합된 불순물을 가지는 유전체층을 포함하는데, 상기 혼합된 불순물은 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 것을 특징으로 하는 메모리 셀 장치.
  7. 제6항에 있어서, 상기 유전체층은 SiO2를 포함하고, 상기 혼합된 불순물은 적어도 하나의 엘리먼트(W,Pt,Cr,Ni,Pd 또는 Ir)를 포함하는 것을 특징으로 하는 메모리 셀 장치.
  8. 전기적으로 프로그램 가능한 메모리 셀 장치 제조 방법에 있어서, 평행하게 진행하는 세로 트렌치(5)가 반도체 기판(1)의 주요 영역(2)에서 에칭되는 단계와, 로우로 배열되고 적어도 하나의 MOS 트랜지스터를 각각 포함하고 다수의 메모리 셀이 제공되는 단계를 포함하는데, 상기 로우는 인접한 세로 트렌치(5)사이의 상기 주요 영역(2) 및 상기 세로 트렌치(5)의 하부에 선택적으로 배열되고, 트랩을 가지는 재료로 형성되는 게이트 유전체(7)가 제공되는 단계와, 상기 로우에 대해 횡적으로 진행하고 서로 다른 로우를 따라 배열된 MOS 트랜지스터의 게이트 전극에 각각 접속되는 워드 라인(9)이 제공되는 단계와, 상기 MOS 트랜지스터를 위한 소스/드레인 이온 주입이 수행되는 단계를 포함하는데, 이 단계 동안 상기 워드 라인(9)은 마스크로서 사용되고, 인접한 로우의 상기 MOS 트랜지스터를 서로 절연시키는 절연 구조(3,8)가 제공되는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  9. 제8항에 있어서, 상기 반도체 기판(1)에 상기 절연 구조를 형성하기 위하여, 상기 세로 트렌치(5)가 에칭 될 때 관통되고 인접한 로우 사이에서 상기 반도체 기판(1)의 도전 채널 형성을 방지하는 도핑층(3)이 제공되는 단계와, 상기 절연 구조(3,8)을 형성하기 위하여, 절연 스페이서(8)가 상기 세로 트렌치(5)가 에칭된 후 상기 세로 트렌치(5)의 측벽에 추가로 제공되는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  10. 제8항 또는 제9항에 있어서, 상기 게이트 유전체(7)는 적어도 하나의 추가층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 적어도 하나의 층을 구비하는 다중층으로서 형성되는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  11. 제10항에 있어서, 증가된 전하 캐리어 포획 단면을 가지는 상기 층은 적어도 하나의 물질(Si3N4, Ta2O5, Al2O3또는 TiO3)을 포함하고, 상기 추가층은 적어도 하나의 물질(SiO3, Si3N4, 또는 Al3O3)을 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  12. 제8항 또는 제9항에 있어서, 상기 게이트 유전체(7)는 혼합된 불순물을 가지는 유전체층으로서 형성되는데, 상기 혼합된 불순물은 상기 유전체층과 비교하여 증가된 전하 캐리어 포획 단면을 가지는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
  13. 제12항에 있어서, 상기 유전체층은 SiO2을 포함하고, 상기 혼합된 불순물은 적어도 하나의 엘리먼트(W, Pt, Cr, Ni, Pd 또는 Ir)를 포함하는 것을 특징으로 하는 메모리 셀 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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