KR970060507A - 전기적으로 프로그램 가능한 메모리 셀 어레이 및 그것의 제조 방법 - Google Patents

전기적으로 프로그램 가능한 메모리 셀 어레이 및 그것의 제조 방법 Download PDF

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Abstract

전기적으로 프로그램 가능한 메모리 셀 어레이는 트랩을 가진 재료의 게이트 유전체(17)를 구비한 수직 MOS트랜지스터를 포함하는 메모리 셀을 포함한다. 바람직하게, 메모리 셀은 스트립형, 평행 연장 절연 트렌치(12)의 반대 가장자리를 따라 배치된다. 절연 트렌치(12)의 폭 및 간격은 바람직하게 동일하여, 메모리 셀 어레이는 메모리 셀당 2F2의 간격으로 이루어질 수 있고, F는 사용된 기술에서 최소 구조 크기이다. 전자를 게이트 유전체(17)에 주입함으로써, 메모리 셀은 한번만 프로그램될 수 있다.

Description

전기적으로 프로그램 가능한 메모리 셀 어레이 및 그것의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 셀 필드에서 도핑 존을 가진 기판을 도시한도.
제2도는 프렌치의 에칭 후 트렌치 마스크를 가진 기판을 도시한 도.
제3도는 트렌치의 하부 상에 스트립형 도핑 존의 형성 후 기판을 도시한 도.
제9도는 본 발명에 따라서 메모리 셀 어레이의 셀 필드 상의 평면도를 나타내는 도.

Claims (17)

  1. 메모리 셀(19)을 갖는 셀 필드는 반도체 기판(1)의 하나의 메인 표면(3) 상에 제공되며; 상기 메모리 셀(19)은 메인 표면(3)에 수직적이고, 트랩을 갖는 재료의 게이트 유전체(17)를 갖는 적어도 하나의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 프로그램 가능한 메모리 셀 어레이.
  2. 제1항에 있어서, 상기 반도체 기판(1)은 제1도전성 형태를 갖는 최소 셀 필드 영역에서 도핑되며; 다수의 실질적으로 평행하게 연장되는 스트립 모양 절연 트렌치(12)는 상기 셀 필드에 제공되며; 스트립 모양으로 도핑된 영역(10a,10b)은 절연 트렌치 하부 및 메인 표면(3) 상의 인접한 절연 트렌치 사이에 놓여지고, 상기 영역은 제1도전 형태와 반대인 제2도전 형태로 도핑되고, 절연 트렌치에 실질적으로 평행하게 연장되며; 상기 메모리 셀(19)은 절연 트렌치(12)의 반대 방향으로된 가장자리 상에 각각 증착되며; 워드 라인(18a)이 절연 트렌치(12)에 십자로 연장되도록 제공되며 각 워드 라인(18a) 아래에 놓여진 수직 MOS 트랜지스터의 게이트 전극에 접속되며; 상기 메모리 셀(19)은 상기 가장자리와 인접한 스트립 모양 도핑 영역(10a,10b)이 수직 MOS 트랜지스터의 소스/드레인 영역을 형성하도록 절연 트렌치(12)의 한 가장자리로부터 절연 트렌치의 안쪽으로 연장하는 하나의 홀(16)을 포함하고, 상기 메모리 표면은 게이트 유전체(17)가 제공되고 상기 홀은 게이트 전극(18)으로 채워지는 것을 특징으로 하는 메모리 셀 어레이.
  3. 제2항에 있어서, 인접한 절연 트렌치(12) 사이의 상기 간격은 실질적으로 절연 트렌치(12)의 폭과 동일하며; 절연 트렌치(12)의 반대 방향으로된 가장자리 상에 배치된 각각 2개의 메모리 셀(19)은 절연 트렌치(12)의 전체 폭 상에 연장되는 하나의 공동 홀(16)을 갖는 것을 특징으로 하는 메모리 셀 어레이.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 게이트 유전체(17)으로서 상기 MOS 트랜지스터는 적어도 하나의 추가 층과 비교하여 증가된 전하 캐리어 트랩핑 교차부를 갖는 적어도 하나의 층을 갖는 유전체 다중층을 포함하는 것을 특징으로 하는 메모리 셀 어레이.
  5. 제4항에 있어서, 증가된 전하 캐리어 트래핑 교차부를 갖는 상기 층은 Si3N4, Ta2O5, Al2O3또는 TiO2를 포함하는 그룹에서 적어도 하나의 물질을 특징으로 하는 메모리 셀 어레이.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 유전체(17)로서 MOS 트랜지스터는 혼합된 외부 원자를 갖는 유전체 층을 포함하며, 상기 혼합된 외부원자는 유전체 층과 비교하여 증가된 전하 캐리어 트립핑 교차부를 갖는 것을 특징으로 하는 메모리 셀 어레이.
  7. 제6항에 있어서, 상기 유전체 층은 SiO2를 포함하며; 상기 혼합된 외부 원자는 W, Pt, Cr, Ni, Pd, Si 또는 Ir을 포함하는 그룹중 적어도 하나의 하나의 엘리먼트를 포함하는 것을 특징으로 하는 메모리 셀 어레이.
  8. 반도체 기판(1)의 메인 표면(3) 상에서 트랩을 갖는 재료의 게이트 유전체(17)를 갖는 메인 표면(3)에 수직인 적어도 하나의 MOS 트랜지스터를 포함하는 MOS 트랜지스터(19)를 갖는 셀 필드가 형성되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 반도체 기판(1)은 최소 셀 필드의 영역에서 제1도전 형태로서 도핑되고; 다수의 필수적으로 평행하게 연장되는 스트립 모양의 절연 트렌치(12)가 제공되고; 스트립 모양 도핑 연역(10a, 10b)은 절연 트치(12)의 하부 및 메인 표면(3) 상에 인접한 절연 트렌치(12) 사이에 놓여지고, 상기 영역은 제1도전 형태와 반대로 제2도전 형태로 도핑되고; 상기 메모리 셀(19)은 절연 트렌치(12)의 반대 방향으로된 가장자리 상에 형성되며, 하나의 가장자리를 따라서 인접한 메모리 셀은 서로로부터 절연되고; 수직 트랜지스터를 형성하기 위하여, 홀(16)이 개방되고, 절연 트렌치(12)의 하나의 한 가장자리와 각각 인접하고, 절연 트렌치(12)의 하부 상으로 연장하여 도핑된 영역(10a)까지 연장되고 그 홀의 표면이 게이트 유전체(17) 및 하나의 게이트 전극(19)을 구비하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 반도체 기판(1)의 메인 표면상에 절연 트렌치(12) 및 스트립 모양의 도핑 영역(10a, 10b) 을 형성하기 위하여, 제2도전 형태로 도핑된 영역(4)이 만들어지고, 전체 필드 상에 연장되고; 트렌치마스크(7)가 형성되고, 절연 트렌치(12)의 배열을 형성하고; 에칭 마스크로서 트렌치 마스크(7)를 사용한 이방성 건식 에칭 공정에서, 트렌치(12)가 에칭되는 것을 포함하는데, 인접한 절연 트렌치(12) 사이에 메인 표면(3)상에 놓여진 스트립 모양 도핑된 영역(10b)은 제2도전 형태로 도핑된 영역(5)을 구성함으로서 형성되는 단계; 상기 스트립 모양 도핑 영역(10a)은 트렌치의 하부 상에 놓여지는 것을 포함하는데, 상기 트렌치 마스크(7)는 주입 마스크로서 작동하고; 트렌치 마스크가 제거된 후에, 상기 절연 트렌치(12)는 절연 재료(11)로서 트렌치(12) 상에 채워짐로서 종결되는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 트렌치의 하부 상에 놓여진 스트립 모양 도핑 영역(10a)을 형성하기 위하여 이온 주입전에, 상기 트렌치의 측면벽은 마스킹 스페이서로 덮여지고, 트렌치가 채워지기 전에 제거되는 것을 특징으로 하는 방법.
  12. 제10항 또는 제11항에 있어서, 상기 트렌치 마스크(7) 아래에, 에칭 정지 층(6)이 만들어지고, 그 아래에 절연 트렌치(12)의 절연 재료가 선택적으로 에칭 가능하고; 상기 에칭 정지 층은 트렌치 에칭전에 트렌치 마스크에 따라 만들어지고; 상기 절연 트렌치(12)가 종결되면 절연 트렌치(12)에 십자로 연잘되는 스트립 모양의 개구부를 갖는 포토레지트(14)가 만들어지고; 이방성 건식 에칭 공정에서, 상기 포토레지스트 및 만들어진 에칭 정지 층(6)은 에칭 마스크로서 작동하고, 수직 MOS 트랜지스터에 대한 상기 홀(16)이 개방되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 절연 트렌치(12)는 SiO2로서 채워지고; 상기 에칭 정치 층(6)은 Si3N4, 무정형 실리콘 및 폴리실리콘을 포함하는 그룹에서 적어도 하나의 재료를 포함하고, 상기 반도체 기판(1)은 적어도 셀 필드 영역에서 단결정 실리콘을 포함하는 것을 특징으로 하는 방법.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 게이트 유전체(17)는 적어도 하나의 추가 층과 비교하여 증가된 전하 캐리어 트래핑 교차부를 갖는 적어도 하나의 층을 갖는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 증가된 전하 캐리어 트랩핑 교차부를 갖는 상기 층은 Si3N4, Ta2O5, Al2O3또는 TiO2를 포함하는 그룹에서 적어도 하나의 물질을 포함하고; 상기 추가 층은 SiO2, Si3N4또는 Al2O3을 포함하는 그룹에서 적어도 하나의 물질을 포함하고; 게이트 유전체(17)로서 MOS 트랜지스터는 혼합된 외부 원자를 갖는 유전체 층을 포함하며, 상기 혼합된 외부 원자는 유전체층과 비교하여 증가된 전하 캐리어 트랩핑 교차부를 갖는 것을 특징으로 하는 방법.
  16. 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 게이트 유전체(17)는 혼합된 외부 원자를 갖는 유전체 층으로서 형성되고, 상기 혼합된 외부 원자는 유전체 층과 비교하여 증가된 전하 캐리어 트랩핑 교차부를 갖는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 유전체 층은 SiO2를 포함하고; 상기 혼합된 외부 원자는 W, Pt, Cr, Ni, Pd, Si 또는 Ir을 포함하는 그룹에서 적어도 하나의 나의 엘리먼트를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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