【発明の詳細な説明】
メモリセル装置およびその製造方法
多数の電子装置に対して、データが固定的に書き込まれるメモリが必要である
。この種のメモリはとりわけ固定値メモリ、読み出しメモリ、または読み出し専
用メモリと称される。
大きなデータ量に対してはコンパクトディスクが読み出しメモリとして使用さ
れる。コンパクトディスクは、アルミニウムの被着層を有するプラスティックデ
ィスクであり、この被着層に2種の点状凹部が配置される。この凹部の構成では
、情報はデジタルで記憶される。コンパクトディスクに記憶されたデータを読み
出すために、ディスクは読み出し装置で機械的に回転され、点状の凹部が走査さ
れる。1つのコンパクトデイスクには5Gバイトの情報を記憶することができる
。
読み出し装置は可動部材を有し、この可動部材は機械的な摩耗を受ける。また
この可動部材は比較的大きな容積を必要とし、緩慢なデータアクセスしかできな
い。さらに読み出し装置は振動に対して脆弱であり、したがってモバイルシステ
ムでは制限的にしか使用できない。
これに対し半導体ベースの固定値メモリにより、記
憶された情報にランダムアクセスすることができる。さらにこのメモリはモバイ
ルシステムに使用することができる。なぜなら情報を読み出すのに機械的走行機
構を必要としないからである。この固定値メモリでは通常、MOSトランジスタ
が使用される。読み出し過程では、電流がトランジスタを流れているか否かが評
価される。相応して、記憶された情報が割り当てられる。技術的には情報の記憶
は通常次のようにして行われる。すなわち、MOSトランジスタがチャネル領域
での異なる埋め込みにより異なる使用電圧を有するようにして行われる。
半導体ベースの固定値メモリで達成可能な記憶密度はメモリセル当たりの必要
面積に依存する。
DE−OS19510042には、セルに配置されたMOSトランジスタを有
する固定値メモリセル装置が記載されている。各セルではMOSトランジスタが
直列に接続されている。記憶密度を高めるために、隣接するセルはそれぞれテー
プ状の縦溝の底部と、隣接するテープ状縦溝間では基板の表面に配置されている
。相互に接続されたソース/ドレイン領域は関連するドープ領域として構成され
ている。“NAND”アーキテクチュアでライン毎に制御することにより、MO
Sトランジスタが読み出される。
前記のメモリセル装置のプログラミングは製造時に行われる。しかし多数の適
用に対して、データが電気
的プログラミングにより書き込むことのできるメモリが必要である。電気的プロ
グラミング可能なメモリセル装置では、情報の記憶が通常は次にようにして行わ
れる。すなわち、MOSトランジスタのゲートとチャネル領域との間にフローテ
ィングゲート、またはゲート誘電体としてSiO2およびSi3N4からなる二重層が設
けられている。フローティングゲートには電荷を印加することができる。二重層
の境界面では電荷担体を付着箇所で保持することができる。MOSトランジスタ
の使用電圧は、フローティングゲートないし付着箇所に存在する電荷に依存する
。この特性は電気的プログラミングに使用される(例えば、S.M.Sze,Semiconduc
tor Devices,John Willey,486-490pp.)。
本発明の課題は、電気的プログラミング可能であり、大きなデータ量を記憶す
るのに適したメモリセル装置を提供することである。さらにその製造方法を提供
することである。
この課題は本発明により、請求項1のメモリセル装置、並びに請求項8のその
製造方法によって解決される。本発明のさらなる構成は、他の請求項に記載され
ている。
メモリセル装置は半導体基板に複数のメモリセルラインを有する。隣接するメ
モリセルラインは相互に絶縁されている。
メモリセルラインはそれぞれ1つの第1のドープ領
域と第2のドープ領域を有する。第1のドープ領域と第2のドープ領域との間で
は、半導体基板の主面にゲート誘電体と並置された複数のゲート電極が配置され
ている。ここで隣接するゲート電極間の間隔は、第1のドープ領域と第2のドー
プ領域との間の接続線に対して平行なゲート電極の寸法よりも小さい。ゲート誘
電体は、電荷担体付着箇所を伴う材料を含んでいる。
付着箇所、英語でトラップ(traps)は、電荷担体、とりわけ電子を捕獲する
特性を有する。電気的プログラミングのためにゲート電極は、記憶すべき情報に
相応する電荷担体がゲート誘電体へ、ゲート電極の下方で達し、付着箇所により
保持されるように接続される。電荷担体は付着箇所に捕獲されるから、情報は持
続的に記憶される。プログラミングされたメモリセル装置はしたがって、固定値
メモリセル装置である。プログラミングは、ファウラー−ノルドハイム−トンネ
ルによっても、熱電子注入によっても行うことができる。ファウラー−ノルドハ
イム−トンネルでは極性反転により電荷担体を付着箇所から除去することができ
、これによりメモリセル装置のプログラムが変更される。
本発明は以下の考察に基づくものである。直列に接続されたMOSトランジス
タの配置されたセルをNANDアーキテクチュアで制御する場合、MOSトラン
ジスタのゲート電極は次のように接続される。すなわ
ち、すべてのMOSトランジスタが選択されたMOSトランジスタまで導通し、
このことは選択されなかった個々のトランジスタの使用電圧に依存しないように
接続するのである。このことはゲート電極に、発生する最高使用電圧よりも高い
電圧を印加することにより行われる。これに対し選択されたMOSトランジスタ
のゲート電極には、MOSトランジスタの使用電圧の間にある電圧が印加される
。そして電流が、直列に接続されたMOSトランジスタを介して流れるか否かを
評価する。電流が流れていれば、選択されたMOSトランジスタに僅かな使用電
圧に相応する情報が記憶されている。電流が流れていなければ、比較的に高い使
用電圧に相応する情報が記憶されている。
本発明は次の事実を使用する。すなわち、このMOSトランジスタのほとんど
のソース/ドレイン領域は読み出しの際に、隣接する導電チャネル間の導電接続
路としてだけ作用するという事実を使用する。したがって本発明のメモリセル装
置では、各メモリセル装置の最初と最後に、ドープ領域がソース/ドレイン領域
に相応して配置され、これらの間では密に並置されたゲート電極が相応の接続に
より、選択されたゲート電極のチャネル領域までの空間電荷領域を形成する。こ
のようにしてメモリセルラインでは、2つの隣接するゲート電極間に配置された
ソース/ドレイン領域に対するスペース需要が節約される。隣接する制御ゲート
電極間の漂遊電磁界はここでは、中間空間の下にある領域が隣接するゲート電極
間で導通するように作用する。有利には隣接するゲート電極間の間隔は10から
100nmである。
漂遊電磁界が隣接する制御ゲート電極間で十分でないような適用例では、隣接
するゲート電極間の中間空間の下方領域を導通させるために、本発明の枠内では
、この領域では対抗ドーピングによって表面でのドープ物質分布を調節する。こ
のためには、1017cm-3領域のドープ物質濃度で十分である。このドープ物質
濃度は明らかに第1のドープ領域および第2のドープ領域における濃度よりも低
い。この領域は、ソース/ドレイン領域と同じように1020から1021cm-3の
領域のドープ物質濃度を有する。対抗ドーピングは単に、隣接する空間電荷ゾー
ンの調整にだけ用い、通常のソース/ドレイン領域とは比較することができない
。
データをデジタル形態で記憶するために、ゲート電極の下方では種々異なる電
荷量がゲート誘電体にもたらされる。従ってこの装置では、2つの異なる使用電
圧が発生する。メモリセル装置を多値論理回路に使用すべき場合、ゲート誘電体
は相応の電圧条件および時間条件によりプログラミングの際に異なる電荷量が次
のように印加される。すなわち、記憶される情報に応じて2つを越える異なる使
用電圧により実現されるよ
うに印加される。
ゲート誘電体は本発明の実施例では、多重層として構成されており。その中に
設けられた少なくとも1つの層は、多重層中の少なくとも1つの別の層との比較
で比較的に高い電荷担体捕獲断面積を有する。付着箇所は、2つの層の間の境界
面に位置決めされている。有利には誘電性多重層はSiO2層、Si3N4層、およびSiO2
層(いわゆるONO)を含む。択一的にゲート誘電体は別の材料からなる多重
層として構成することもでき、層の電荷担体捕獲断面積は高められており、例え
ばSi3N4,Ta2O5,Al2O3,またはTiO2からなり、隣接する層はSiO2,SiN4,またはAl2O3
からなる。さらに多重層は3つを越える層をまたは3対を下回る層を有するこ
とができる。
択一的にゲート誘電体は、例えばSiO2からなる誘電層を有することができ、こ
の層には異種原子、例えばW,Pt,Cr,Ni,PdまたはIrが貯蔵される。貯蔵される異
種原子は埋め込みにより、酸化の際の添加または拡散により設けることができる
。貯蔵された異種原子がこの場合に付着箇所を形成する。
隣接するメモリセルラインは、その間に配置された絶縁溝により、またはその
間に配置されたpn接合部により、または次のようにして絶縁される。すなわち
、半導体基板の主面に平行でテープ状の溝を設け、メモリセルラインをそれぞれ
交互に溝の底部と、主面の
隣接する溝間に配置することにより絶縁するのである。
絶縁溝または絶縁pn接合部を隣接するメモリセルライン間に使用することの
利点は、メモリセル装置が平坦なことである。このことは、所要のプロセスステ
ップ数とプロセスの複雑性を低減する。
これに対し、隣接するメモリセルラインを、底部と隣接する溝間に配置するこ
とにより絶縁することによって記憶密度がさらに高まる。なぜなら、隣接するメ
モリセルライン間の絶縁が溝壁によって実現されるからである。
メモリセル装置では、メモリセルラインがビット線路として作用する。ゲート
電極は、メモリセルラインに対して横に延在するワード線路と接続されている。
有利にはゲート電極はテープ状に、導電性材料から形成される。これにより、テ
ープ状のゲート電極がワード線路を形成する。
ゲート電極が狭いラスタに、例えば最小構造寸法Fである、隣接するゲート電
極間の間隔で形成されれば、本発明の枠内ではゲート電極の接触接続を容易にす
るために拡張部が設けられ、この拡張部の接点に取り付けられる。隣接するゲー
ト電極の拡張部はここでは相互にずらして配置されている。有利にはゲート電極
はテープ状の構造体として形成され、ゲート電極の長手側には拡張部の領域に段
が設けられる。隣接するゲ
ート電極に沿ってこの段をずらして配置することにより、幅を拡張するために付
加的に必要なスペース需要が制限される。
ビット線路を制御するために本発明の枠内では、複数の隣接するビット線路が
1つのノードのまとめられ、ノードと、メモリセルラインの終端するドープ領域
との間に選択スイッチまたはデコーダが設けられる。このためにノードとドープ
領域との間には、それぞれ少なくとも1つのMOSトランジスタが形成され、こ
のトランジスタは選択電極を介して制御される。ここで選択電極は、ビット線路
に対して横方向に延在する選択線路として実現される。選択線路とビット線路(
ビット線路は交点に選択トランジスタを有するべきでない)との交点には、チャ
ネル埋め込みによって相応の選択線路の下方でドーピングが次のように調整され
る。すなわち、選択線路の下方に形成された、寄生MOSトランジスタが低い使
用電圧を有し、このトランジスタは選択線路に電圧が印加されるか否かに依存せ
ずに導通するように調整される。
ノードとドープ領域との間に選択スイッチが形成されると、多数の選択線路が
形成され、ビット線路と同じようにまとめられる。選択トランジスタは交点の対
角線に沿って、選択線路とビット線路との間に形成される。
デコーダがノードとドープ領域との間に形成される
なら、2nのビット線路がノードにまとめられる場合、2nの選択線路が形成され
る。ここで各2つの隣接する選択線路は、選択トランジスタの構成を基準にして
相互に相補形である。各n番目の選択線路対には、それぞれ選択線路のビット線
路との2n-1番目の交点にMOSトランジスタが配置されているか、またはMO
Sトランジスタが配置されていない。
メモリセル装置を製造するために、半導体基板、有利には単結晶シリコンディ
スク、またはSOI基板のシリコン層に、複数のメモリセルラインが形成され、
このラインは相互に絶縁される。各メモリセルラインに対して半導体基板には、
第1のドープ領域と第2のドープ領域が形成される。
電荷付着箇所を備えた材料を含む誘電層が形成される。この上に第1の電極層
が形成され、第1のゲート電極を形成するために構造化される。第1のゲート電
極のエッジにはスペーサが形成される。電荷付着箇所を備えた材料を含む第2の
誘電層が形成される。第2のゲート電極を形成するために第2の電極層が実質的
に同形状のエッジカバーによって形成され、構造化される。第1のゲート電極と
第2のゲート電極とはそれぞれ並置され、ここで2つの隣接するゲート電極の間
隔は、第1のドープ領域と第2のドープ領域との間の接続ラインに対して平行な
ゲート電極の寸法よりも小さい。
本発明の枠内では、第1のゲート電極と第2のゲート電極との間のスペーサを
第1のゲート電極と第2のゲート電極に対して選択的に除去し、対抗ドーピング
の自己調整を行う。対抗ドーピングによって、半導体基板のドーピングは第1の
ゲート電極と第2のゲート電極との間の領域で調節される。対抗ドーピングは、
5×1017cm-3以下の領域のドープ物質濃度により行われる。有利には対抗ド
ーピングはやや高い値、例えばMOSトランジスタのチャネルドーピングとして
適用技術で使用されるドーピング物質濃度の2倍から3倍にする。
隣接するメモリセルライン間を絶縁するために本発明の枠内では、隣接するメ
モリセルライン間にそれぞれシャロートレンチアイソレーション(STI)技術
を用いてテープ状の絶縁溝が形成される。ゲート電極を最小構造寸法Fに相応す
る間隔により形成し、メモリセルライン並びに絶縁溝がそれぞれ同じ幅Fを有す
るようにすればこの場合、第1のドープ領域と第2のドープ領域の必要面積を無
視すれば、メモリセル当たりの面積需要は2F2である。
隣接するメモリセルラインを、これらがそれぞれ、テープ状であり、実質的に
平行な溝の底部と、半導体基板の主面の溝間とに交互に形成されるようにして絶
縁することも本発明の枠内である。この場合、溝の側壁は隣接するメモリセルラ
イン間の絶縁体として作用
する。この場合においてゲート電極を、最小構造寸法Fからその中心までの間隔
により形成し、溝を同じように構造寸法Fからその中心間での間隔により形成す
れば、第1のドープ領域と第2のドープ領域に対して必要な面積を無視すると、
メモリセル当たりに必要な面積は1F2となる。
以下本発明を、図面に示された実施例に基づき詳細に説明する。
図1は、メモリセル装置の平面図であり、このメモリセル装置では隣接するメ
モリセルラインが絶縁溝によって相互に絶縁されている。
図2は、図1の半導体基板のA−Aで示された断面を示し、選択トランジスタ
の使用電圧を調整するためにチャネル埋め込みが行われている。
図3は、半導体基板の断面を示し、第1の誘電層、第1のゲート電極および選
択線路が形成されている。
図4は、基板の断面を示し、第1の誘電層が構造化されており、スペーサが第
1のゲート電極のエッジに形成されている。
図5は、半導体基板の断面を示し、第2の誘電層と第2の電極層が形成されて
いる。
図6は、第2のゲート電極を第2の電極層の構造化によって形成した後の基板
を示す。
図7は、半導体基板の断面を示し、第1のドープ領域、第2のドープ領域およ
びソース/ドレイン領域を
形成するための埋め込みが行われている。
図8は、メモリセル装置の平面図を示し、第1のゲート電極および第2のゲー
ト電極への接点が形成されている。
図9は、メモリセル装置の平面図を示し、ここでは隣接するメモリセルライン
が、溝の底部と、隣接する溝間とに交互に配置されており、溝の側壁によって相
互に絶縁されている。
図10は、図9に示されたA−Aによる、半導体基板の断面図であり、デコー
ダのトランジスタをプログラミングするための埋め込みが行われている。ここで
トランジスタは隣接する溝間に配置されている。
図11は、図9に示したC−Cの断面図であり、テープ状溝のエッチングが行
われている。
図12は、図9に示されたB−Bの断面図であり、デコーダのトランジスタを
プログラミングするための埋め込みが行われている。ここでトランジスタは隣接
する溝の底部に配置されている。
図13は、A−Aの断面図であり、第1のワード線路が形成されている。
図14は、C−Cの断面図であり、第1のワード線路が形成されている。
図15は、B−Bの断面図であり、第1のワード線路が形成されている。
図16は、A−Aの断面図であり、スペーサが第1
のワード線路のエッジに形成されている。
図17は、B−Bの断面図であり、スペーサが第1のワード線路のエッジに形
成されている。
図18と図19は、A−AないしB−Bの断面図であり、第2の誘電層および
第2の電極層が形成されている。
図20は、A−Aの断面図であり、第2のワード線路が第2の電極層の構造化
によって形成されている。
図21は、B−Bの断面図であり、第2のワード線路が形成されている。
図22は、B−Bの断面図であり、第2の電極層のエッチング残留物が溝底部
から除去されている。
図23は、A−Aの断面図であり、第1、第2のドープ領域およびソース/ド
レイン領域が形成されている。
図24は、B−Bの断面図であり、第1のドープ領域、第2のドープ領域およ
びソース/ドレイン領域が形成されている。
図は縮尺通りには示されていない。
メモリセル装置は、第1のワード線路WL1と第2のワード線路WL2を有す
る。これらワード線路はそれぞれ交互に配置されている(図1参照)。これに対
して横方向にビット線路BLが延在する。ビット線路はそれぞれ、第1のドープ
領域D1、第2のドープ領域D2、およびこれらの間に配置されたゲート誘電体
とゲート電極を有するメモリセルラインにより形成される。ゲート電極はそれぞ
れ、第1のワード線路WL1と第2のワード線路WL2の相応の部分により形成
される。隣接するビット線路BLは絶縁溝Tによって相互に絶縁されている。
隣接するビット線路の中央の間隔は例えば2Fである。ここでFは製造可能な
最小構造寸法であり、例えば0.5μmである。隣接する第1のワード線路WL
1と第2のワード線路WL2との間の中央の間隔はF、例えば0.5μmである
。メモリセルとして、ワード線路WL1,WL2の1つとビット線路BLの1つ
との間の交差領域を定義すれば、メモリセル当たりのスペース需要は2F2,例
えば0.5μm2である。
ワード線路WL1,WL2がビット線路BLと交差する領域は、メモリセル装
置のメモリセルフィールドに相応する。このメモリセルフィールドの外側には選
択スイッチが設けられている。選択スイッチはビット選択線路BAを有し、ビッ
ト選択線路はビット線路BLと交差する。隣接する複数のビット線路BL、例え
ば3つのビット線路は金属化部Mによって1つのノードKにまとめられる。ノー
ドKと第2のドープ領域D2との間には多数のビット選択線路BAが配置されて
おり、ビット線路BLと同じようにノードKにまとめられる。すなわちこの零で
は3つがまとめられる。
ビット線路BLと、ビット線路BL当たり1つのビ
ット選択線路BAとの交点にはそれぞれ1つの選択トランジスタATが配置され
ている。選択トランジスタは相応のビット選択線路BAを介して制御することが
できる。ビット線路BLと別のビット選択線路BAとの交点では、ビット選択線
路BAの下方でドーピングが次のように調整される、すなわちこの交点に形成さ
れた寄生MOSトランジスタが、ビット選択線路に印加されるレベルに依存しな
いで導通するような使用電圧を有するように調整される。有利には寄生MOSト
ランジスタはこのために低い使用電圧を有する。隣接するビット選択線路BAの
中央の間隔は例えば2Fである。
メモリセル装置を製造するために、例えば2×1015cm-3の基本ドープ物質
濃度でpドープされた単結晶シリコンからなる基板1に、例えば1×1017cm-3
のドープ物質濃度でpドープされたウェル2が埋め込みにより形成される(図
2参照)。pドープされたウェル12の深さは例えば1μmである。
拡散酸化物が5nmの層厚で被着された後、使用電圧埋め込みが例えば3×1
012cm-2の当量の硼素と25keVのエネルギー(図示せず)により行われる
。続いて、プログラムマスク13が例えばフォトラッカーとしてフォトリソグラ
フ・プロセスステップにより形成される。nドープ・イオンの埋め込みが、例え
ば1×1014cm-2の当量のAsと40keVのエネ
ルギーにより実行される。このときに選択スイッチがプログラムされる。ここで
は、チャネルドーピング部14が、ビット選択線路BAとビット線路BLとの交
点のうち選択トランジスタATが形成されていない交点に形成される。
プログラムマスク13と拡散酸化物を除去した後、全く平坦に第1の誘電層1
5が形成される(図3参照)。第1の誘電層15は3重層として、厚さ3nmの
第1の酸化シリコン層、厚さ8nmの窒化シリコン層、および厚さ4nmの第2
の酸化シリコン層から形成される。
第1の電極層と第1のSiO2層をデポジットした後、例えば異方性エッチングに
より引き続き構造化し、第1のワード線路WL1とビット選択線路BAが形成さ
れる。これらはそれぞれ第1のSiO2構造体16により覆われる(図3参照)。第
1の電極層は例えば、層厚が0.4μmのドープされたポリシリコンからなり、
本来の位置にドープされたデポジットによって、またはドープされないデポジッ
トと、さらに引き続く埋め込みまたは拡散によるドーピングによって形成される
。
第1のSiO2層は例えばTEOS法で200nmの層厚に形成される。構造化は
例えばCHF3による異方性エッチングによって行われる。
CHF3による乾燥エッチングによって、引き続き第1
の誘電層15が構造化される。さらなるSiO2層を例えばTEOS法でデポジット
するか、または蛍光シリカガラスからデポジットすることにより、第1のワード
線路WL1とビット選択線路BAのエッジにスペーサ17が形成される。スペー
サ17は約50nmの幅を有する。このために、さらなるSiO2層の厚さは50n
m必要である(図4参照)。スペーサエッチングは例えばCHF3により行われる。
結晶品質を改善するために続いて、酸化シリコンからなる生贄層、いわゆる防
食酸化物が成長され、フッ酸によってエッチングされる(図示せず)。続いて第
2の誘電層18が全く平坦に形成される(図5参照)。第2の誘電層18は第1
の誘電層15と同じように、3重層として酸化シリコン、窒化シリコンおよび酸
化シリコンから形成される。層厚は第1の誘電層15の層厚に相応する。
続いて、例えばnドープされたポリシリコン、金属化部および/または金属か
らなる第2の電極層19が全く平坦に形成される。第2の電極層19は0.4μ
mの層厚に形成される。この電極層は、隣接するワード線路WL1間の間隔を完
全に満たす。
引き続き第2の電極層19の構造化によって、第2のワード線路WL2が形成
される。第2の電極層19の構造化は、例えばCF4/O2を用いた等方性エッチバッ
クにより行われる。ここで第2の誘電層18の表面は
エッチストッパとして作用する。エッチングは、ビット選択線路BAとビット選
択線路BAに隣接する第1のワード線路WL1との間に配置された第2の電極層
19の成分が完全に除去されるまで続けられる。ここでは、ビット選択線路BA
とこれらに隣接する第1のワード線路WL1との間の間隔が、隣接するワード線
路WL1間の間隔よりも大きいことが利用される(図6参照)。
ドーピングをpドープされたウェル12の表面で調整しなければならないよう
な適用事例では、続いて第2の誘電層18の上部領域が例えフッ酸により除去さ
れ、これによりスペーサ17の表面が部分的に露出される。引き続きスペーサ1
7はドープされたポリシリコンに対して選択的に除去される。nドープ・イオン
による埋め込みが例えば1×1012から1×1013cm-2の当量のAsと20k
eVのエネルギーによって実行される。
埋め込みに対して択一的に拡散を行うことができる。このためには、スペーサ
17の除去により発生した空隙に、例えば中間酸として使用される蛍光シリカガ
ラスを充填し、ドープ物質をpドープされたウェル12への拡散によって被着す
ると有利である。ドーピングは、スペーサが蛍光シリカガラスから形成されてい
る場合には、スペーサ17からの拡散によっても行うことができる。
続いて、例えば5×1015cm-2のドープ物質濃度のAsと80keVのエネ
ルギーにより埋め込みが実行される。このときに、第1のドープ領域D1,第2
のドープ領域D2およびソース/ドレイン領域20が選択トランジスタATに対
して形成される(図7と図1参照)。
埋め込みを2段階に、LDD埋め込みとHDD埋め込みで実行することも本発
明の枠内である。
第1のワード線路WL1と第2のワード線路WL2との接続性を改善するため
に、これらがワード線路拡張部WLAを有するように構造化し、この拡張部にワ
ード線路接点WLKを、ワード線路に対して横方向に延在するアルミニウム路A
Lに対して形成する(図8参照)。このためにワード線路WL1,WL2は、こ
れらがワード線路接点WLKの領域で片側に拡張されるよう形成される。ワード
線路拡張部WLAは、この片側拡張部がワード線路WL1,WL2のそれぞれ対
向する側に配置されるようにして形成される。ワード線路拡張部WLAの前後で
は、ワード線路WL1,WL2の幅が、ワード線路拡張部WLAの領域における
よりも小さい。さらにワード線路WL1,Wl2の中央は、ワード線路拡張部W
LAの前後で相互にずらされている。
隣接するワード線路WL1,WL2のワード線路拡張部WLAは相互にずらし
て配置されている。ワード
線路WL1,WL2の幅は、ワード線路拡張部WLAの外では、ワード線路拡張
部WLAの領域における値の約半分である。このようにしてワード線路接点WL
Kを形成するための接点孔が確実に開放することが保証され、ワード線路のスペ
ース需要が過度に大きくなることはない。セルフィールド全体にわたり、ワード
線路拡張部WLAは付加的にワード線路WL1,WL2の幅方向に、各セグメン
トごとに約1つのワード線路幅のスペースを必要とする。1つのセグメントは例
えば約32から128のワード線路を含む。
メモリセル装置は、中間酸のデポジット、接点孔エッチング、および金属層の
被着と構造化によって作製される。この公知のプロセスステップについては示さ
ない。
別の実施例では、メモリセル装置は第1のワード線路WL1’とWL2’を有
し、これらのワード線路は交互に配置されている(図9参照)。ワード線路WL
1’と隣接する第2のワード線路WL2’との間隔はここではワード線路WL1
’、WL2’の幅よりも小さい。ワード線路WL1’、WL2’に対してビット
線路BL’が横方向に延在する。ビット線路BL’はそれぞれ、第1のドープ領
域D1’、第2のドープ領域D2’、ゲート誘電体、およびこれらの間に配置さ
れた、ゲート電極として作用するワード線路WL1’,WL2’を含む。ワード
線路WL1’、WL2’と
ビット線路BL’とが交差する領域はメモリセル装置のセルフィールドに相応す
る。ビット線路BL’は交互に、溝の底部と、隣接する溝間とに配置されている
。ビット線路BL’は相互に溝の側壁によって絶縁されている。隣接する第1の
ワード線路WL1’と第2のワード線路WL2’の中央の間隔は例えば最小構造
寸法Fである。隣接するビット線路BL’の中央間の間隔も同じように最小構造
寸法Fである。これにより、ワード線路WL1’、WL2’の1つとビット線路
BL’の1つとの交点として定義されるメモリセル当たりの必要スペースは1F2
である。
セルフィールドの外側にはデコーダが配置される。このデコーダはビット線路
BL’に対して横方向に延在するビット選択線路BA’を有する。ビット選択線
路BA’を介してデコーダの選択トランジスタATを制御することができる。ビ
ット選択線路BA’とビット線路BL’との交点のうち選択トランジスタAT’
が配置されていない交点では、ビット選択線路BA’の下方にチャネルドーピン
グ部が設けられている。このドーピング部によって、交点に発生した寄生MOS
トランジスタは、相応するビット選択線路BA’に印加されるレベルに依存しな
いで導通するような使用電圧を有する。有利にはこの使用電圧は負である。
例えば5つの隣接するビット線路BL’が1つの拡散接点D1’と金属化部M
’を介して相互に、および
ノードK’と接続される。
例えば2×1015cm-3のドープ物質濃度によいpドープされた単結晶シリコ
ンディスクである基板21には、またはSOI基板のシリコン層には、例えば硼
素の埋め込みによりpドープされたウェル22が形成される。pドープされたウ
ェル22は、例えば1×1017cm-3のドープ物質濃度と、例えば1μmの深さ
を有する(図10参照)。
続いて、拡散酸化物が例えば5nmの厚さで被着される(図示せず)。使用電
圧を調整するために、全く平坦な硼素埋め込みが例えば3×1012cm-2の当量
と25keVのエネルギーにより実行される。
続いてフォトリソグラフ・プロセスステップを用いて、第1のプログラムマス
ク231が例えばフォトラッカーから形成される。nドープ・イオンによる埋め
込みが、デコーダのトランジスタをプログラミングするために行われる。これら
トランジスタは隣接する溝間に配置されている。埋め込みは、例えば1×1014
cm-2のAsにより40keVのエネルギーで行われる。このときにチャネルド
ーピング部241が形成される。
第1のプログラムマスク231を除去した後、TEOS−SiO2層のデポジット
と、引き続く構造化により、TEOSハードマスク25が例えば300nmの厚
さで形成される(図11参照、ここには図9の半導体
基板がC−Cで示した断面で示されている。)。TEOSハードマスク25をエ
ッチマスクとして使用した、例えばHBrによる異方性エッチングにより、基板
にテープ状溝26がエッチングされる。溝26は0.6μmの深さを有する(図
11参照)。引き続き、溝26の側壁にSiO2スペーサ27が、SiO2層を厚さ50
nmでデポジットし、CHF3によりエッチバックすることにより形成される。
続いて全く平坦に埋め込みが、溝26の底部に作製すべきMOSトランジスタ
の使用電圧を調整するために実行される。埋め込みは例えば3×1012cm-2の
当量の硼素と25keVのエネルギーにより実行される。
続いて、第2のプログラムマスク232が、例えばフォトラッカーからフォト
リソグラフ・プロセスステップで形成される。nドープ・イオンによる埋め込み
、例えば1×1014cm-2の当量のAsを40keVのエネルギーによって、チ
ャネルドーピング部242が形成される。これにより、デコーダのMOSトラン
ジスタがプログラミングされる。このトランジスタは溝26の底部に配置されて
いる(図12参照、この図は図9にB−Bにより示された断面を示し、これは溝
26の1つに対して平行である)。第2のプログラムマスク232はここではセ
ルフィールドを完全に覆う。
第2のプログラムマスク232とハードマスク25,並びにSiO2スペーサ27
を、例えばフッ酸を用いて湿潤化学的にエッチングすることによって、溝の側壁
にはSiO2スペーサ28が形成される。このためにTEOS−SiO2層が厚さ80n
mの層厚にデポジットされ、CHF3によりエッチングされる(図14参照、この図
には断面C−Cが示されている)。
全く平坦に第1の誘電層29が形成される。この第1の誘電層29は3重層と
して形成され、厚さ3nmの第1のSiO2層、厚さ8nmのSi3N4層、および厚さ
4nmの第2のSiO2層を含む(断面A−Aを示す図13、断面C−Cを示す図1
4,断面B−Bを示す図15参照)。
続いて、第1のワード線路WL1’と、これらを覆う酸化シリコン層30を形
成するために、第1の電極層とTEOS-SiO2層がデポジットされる。第1の電
極層は例えば本来の位置にドープされたポリシリコンのデポジットにより、また
はドープされないポリシリコンのデポジットと、引き続く埋め込みによるドーピ
ングによって、または層厚0.4μmの拡散によって形成される。TEOS-SiO2
層30は層厚200nmに形成される。構造化は例えばCHF3によって行われる
。第1の電極層を、例えばHBrを用いて異方性エッチングすることにより構造
化して、第1のワード線路WL1’を形成する。第1のワード線路WL1’を形
成する際に、同時にビット選択線路BA’が形成される。
CHF3を用いて引き続き、第1の誘電層29が構造化される(断面A−Aが示さ
れている図16,断面B−Bが示されている図17参照)。等方性層を例えばT
EOS-SiO2または蛍光シリカガラスからデポジットし、異方性エッチバックす
ることにより、第1のワード線路WL1’のエッジにスペーサ31が形成される
。エッチバックは例えばCHF3によって行われる。
結晶品質を改善するために引き続き、生費層が酸化シリコン(いわゆる防食酸
化物)から形成され、エッチングされる(図示せず)。次に全く平坦に第2の誘
電層32が被着される(断面A−Aを示す図18と、断面B−Bを示す図19参
照)。第2の誘電層32は例えば3重層として形成される。これは、第1のSiO2
層、Si3N4層、および第2のSiO2層を含む。これらの層の厚さは第1の誘電層2
9の厚さに相応する。
この上に第2の電極層33がデポジットされる。第2の電極層33は例えばド
ープされたポリシリコンから0.4μmの層厚で形成される。これにより第2の
電極層は、隣接する第1のワード線路WL1’間の中間空間を完全に満たす。第
2の電極層33は例えば本来の位置にドープされた、nドープポリシリコンのデ
ポジットによって、またはポリシリコンのドープされないデポジットと、引き続
く埋め込みまたは拡散によ
るドーピングによって形成される。択一的に第2の電極層33を金属、金属化部
、またはゲート電極ないしワード線路として適する類似の導電材料から形成する
ことができる。
第2の電極層33を第2の誘電層32に対して選択的に等方性エッチバックす
ることによって、第2のワード線路WL2’が形成される。エッチングは例えば
CF4/O2によって行われる。エッチングは、第2の誘電層32の表面が隣接する溝
の間で、およびビット選択線路BA’とこれに隣接する第1ワード線路WL1’
との間で露出するまで行われる。これに対して溝底部には、ビット選択線路BA
’とこれに隣接する第1のワード線路BA’WL1’との間でエッチング残留物
331が残る(隣接する溝間の断面A−Aを示す図20,溝底部の断面B−Bを
示す図21参照)。
続いてフォトラッカー34が形成され、フォトラッカーはセルフィールドを覆
う。異方性エッチングにより、エッチング残留物331が、セルフィールドとビ
ット選択線路BA’との間の溝底部から除去される。エッチバックは例えばHBr/
Cl2により行われる(断面B−Bを示す図22参照)。
フォトラッカーマスク34を除去した後、埋め込みが例えばnドープ・イオン
により実行され、第1のドープ領域D1’、第2のドープ領域D2’、拡散接点
D1’、並びにデコーダのMOSトランジスタのソー
ス/ドレイン領域が形成される(図9,断面A−Aを示す図23,断面B−Bを
示す図24参照)。埋め込みは例えば、5×1015cm-2の当量のAsと、80
keVのエネルギーにより行われる。
埋め込みを2段階で、LDD埋め込みとHDD埋め込みで実行することも本発
明の枠内である。
メモリセル装置は、中間酸のデポジット、接点孔エッチング、および金属層の
被着と構造化によって作製される。これら公知のプロセスステップについては説
明しない。
本発明は説明した実施例に制限されるものではない。とりわけ導電形式はn型
とp型を取り替えることができる。
さらに本発明の枠内で、第1の誘電層15,29と第2の誘電層18,32に
対して、別の材料からなるそれぞれ1つの多重層を用いる。この多重層には、多
重層中の少なくとも1つの他の層と比較して大きな電荷担体捕獲横断面を有する
層が設けられている。ここで電荷担体捕獲横断面の大きな層は例えば、Si3N4,TA2
O5、Al2O3またはTiO2からなる。さらに隣接する層はSiO2,Si3N4またはAl2O3か
らなる。さらに第1の誘電層15,29と第2の誘電層18,32は、例えばSi
O2からなる誘電層を有する。この誘電層には異種原子、例えばW,Pt,Cr,Ni,Pdま
たはIrが貯蔵される。貯蔵される異種原子は埋め込み、酸化の際の添加または拡
散によって設けることができる。
メモリセル装置のプログラミングは、第1の誘電層1,29ないし第2の誘電
層18,32の付着箇所を、電子の注入により充填することによって行われる。
このことにより、ゲート電極として作用するそれぞれのワード線路の下方に導電
チャネルが形成される際の使用電圧が高まる。使用電圧のそれぞれの値は、プロ
グラミング中に印加される電圧の時間と大きさを介して調整される。
メモリセル装置のプログラミングは、電子のFowler-Nordheim-トンネルによっ
ても、熱電子注入によっても行うことができる。
Fowler-Nordheim-トンネルにより情報を書き込むためには、プログラミングす
べきメモリセルが所属のワード線路とビット線路を介して選択される。メモリセ
ルのビット線路は低電位、例えば0Vにされる。これに対して所属のワード線路
は高電位、例えばVpr=12Vにされる。他のビット線路は電位VBLに持ち上げ
られる。この電位は、Vpr−VBLがプログラミング電圧Vprよりも格段に低いよ
うに選定される。他のワード線路は電位VWLに持ち上げられる。この電位は、VBL
+VTに等しいか、またはこれより大きい。ただしVTは閾値電圧である。プロ
グラミングの際に、選択されたワード線路と交差する他のすべてのビット線路は
比較的に高い電位にあるから、選択されたワード線
路と接続された他のメモリセルはプログラミングされない。メモリセルはNAN
D構成で接続されている。したがってこのメモリセルは、ドレイン電流がメモリ
セルを通って流れないように接続される。このことの利点は、プログラミング過
程全体が低電力で経過することである。
プログラミングが熱電子注入によって行われるなら、プログラミングされるM
OSトランジスタに飽和電圧が印加されなければならない。このために、メモリ
セルに配属されたビット線路は接地電位と高電位の間、例えばVBLpr=6Vにさ
れる。メモリセルに配属されたワード線路は、MOSトランジスタが飽和動作す
るように電位にされる。ワード線路の電圧VWLprはVBLprより小さく、例えば4
Vである。他のワード線路は高い電位VWLにされ、この電位はVBLprおよびVWL pr
より高く、例えばVWL=7Vである。この電圧はゲート誘電体の厚さに依存し
て、Fowler-Nordheim-トンネルが発生しないように選択される。他のビット線路
はすべて両端において同じ電位、例えばVBL=VWLpr/2になる。このようにし
て、選択されたワード線路に沿って他のビット線路に接続されたメモリセルのプ
ログラミングが阻止され、電流の流れることが回避される。高い電圧での飽和動
作によって、選択されたメモリセルのMOSトランジスタのチャネル領域には熱
電子が発生し、この熱電子の一部がゲート誘電体に
注入される。電子はゲート誘電体の付着箇所により保持され、MOSトランジス
タの閾値電圧が高くなる。このようにしてそれぞれのメモリセルに記憶すべき情
報に応じて、それぞれのMOSトランジスタの閾値電圧が所望のように変化され
る。
メモリセルはNANDアーキテクチャで駆動される。すなわち、メモリセルラ
インで選択されなかったワード線路WL1,WL2ないしWL1’、WL2’に
はチャネル領域を導通させる電圧が印加される。これはゲート誘電体に存在する
電荷には依存しない。メモリセル装置が2つの異なる使用電圧値を有するように
プログラミングされており、したがって選択されたゲート電極には、第1の使用
電圧値と第2の使用電圧値との間にある電圧が印加される。そして電流がメモリ
セルラインを介して流れるか否かが評価される。
【手続補正書】特許法第184条の8第1項
【提出日】平成10年11月24日(1998.11.24)
【補正内容】
請求の範囲
1. 半導体基板(11)に複数のメモリセルラインが配置されており、
隣接するメモリセルラインは相互に絶縁されており、
メモリセルラインは開始部と終端部にだけ、それぞれソース/ドレイン領域に
相応する第1のドープ領域(D1)と、ソース/ドレイン領域に相応する第2の
ドープ領域(D2)を有し、それらドープ領域の間では、半導体基板(11)の
主面にゲート誘電体(15,18)と複数の並置されたゲート電極8WL1,W
L2)が配置されており、
前記ゲート誘電体は、電荷担体付着箇所を備えた材料を含み、
隣接するゲート電極(WL1,WL2)の間隔は、第1のドープ領域(D1)
と第2のドープ領域(D2)との間の接続ラインに対して平行なゲート電極(W
L1,WL2)の寸法よりも小さい、
ことを特徴とするメモリセル装置。
2. 半導体基板(21)の主面には、平行でテープ状の溝(26)が設けら
れており、
メモリセルラインはそれぞれ交互に、溝(26)の底部と、主面における隣接
する溝(26)の間とに配置されている、請求項1記載のメモリセル装置。
3. 隣接するメモリセルライン間の絶縁のために、半導体基板(11)には
絶縁溝(T)が設けられている、請求項1記載のメモリセル装置。
4. ゲート誘電体はそれぞれ1つの誘電性多重層を有し、当該多重層の少な
くとも1つの層は少なくとも1つの他の層と比較して大きな電荷担体捕獲断面を
有する、請求項1から3までのいずれか1項記載のメモリセル装置。
5. 電荷担体捕獲断面積の大きな層は、物質Si3N4,Ta2O5,Al2O3またはTiO2
の少なくとも1つを含む、請求項4記載のメモリセル装置。
6. ゲート誘電体はそれぞれ、異種原子が貯蔵された誘電層を有し、貯蔵さ
れた異種原子は誘電層と比較して、比較的に大きな電荷担体捕獲断面を有する、
請求項1から3までのいずれか1項記載のメモリセル装置。
7. 誘電層はSiO2を含み、
貯蔵された異種原子は元素W,Pt,Cr,Ni,PdまたはIrの少なくとも1つを含む、
請求項6記載のメモリセル装置。
8. 半導体基板(11)に複数のメモリセルラインを形成し、当該メモリセ
ルラインを相互に絶縁し、
各メモリセルラインに対して、半導体基板(11)のそれぞれのメモリセルの
開始部と終端部にだけ、ソース/ドレイン領域に相応する第1のドープ領域(D
1)とソース/ドレイン領域に相応する第2のドープ領域(D2)とを形成し、
第1のドープ領域(D1)と第2のドープ領域(D2)との間で、半導体基板
(11)の主面にゲート誘電体(15,18)と、複数の並置されたゲート電極
(WL1,WL2)を形成し、
前記ゲート誘電体(15,18)は電荷担体付着箇所を備えた材料から形成し
、
隣接するゲート誘電体(WL1,WL2)間の間隔を、第1のドープ領域(D
1)と第2のドープ領域(D2)との間の接続ラインに対して平行なゲート電極
(WL1,WL2)の寸法よりも小さくする、
ことを特徴とする、メモリセル装置の製造方法。
9. ゲート誘電体(15,18)を、それぞれ多重層として形成し、
当該多重層は、少なくとも1つの他の層と比較して大きな電荷担体捕獲断面を
有する少なくとも1つの層を備えるようにする、請求項8記載の方法。
10. 大きな電荷担体捕獲断面を備えた層は、物質Si3N4,Ta2O5,Al2O3また
はTiO2の少なくとも1つを含み、
別の層は、物質SiO2,Si3N4またはAl2O3の少なくとも1つを含む、請求項9記
載の方法。
11. ゲート誘電体(15,18)をそれぞれ、異種原子の貯蔵された誘電
層として形成し、
貯蔵された異種原子は誘電層と比較して大きな電荷担体捕獲断面を有する、請
求項8記載の方法。
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フロントページの続き
(72)発明者 ハンス ライジンガー
ドイツ連邦共和国 D―82031 グリュー
ンヴァルト アイプゼーシュトラーセ 14
(72)発明者 パウル−ヴェルナー フォン バッセ
ドイツ連邦共和国 D―82515 ヴォルフ
ラーツハウゼン ハイグル シュトラーセ
60
(72)発明者 ヴォルフガング クラウトシュナイダー
ドイツ連邦共和国 D―83104 ホーエン
タン アム オーバーフェルト 50