KR20000057583A - 메모리 셀 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판(21)에 다수의 서로 절연된 메모리 셀 행이 배치되고, 메모리 셀 행은 각각 제 1 도핑 영역(D1') 및 제 2 도핑 영역(D2')를 포함하며, 상기 영역들 사이에는 전하 캐리어 포획점을 가진 재료를 함유하는 게이트 유전체(29, 32) 및 다수의 게이트 전극(WL1', WL2')이 배치된다. 인접한 게이트 전극들(WL1', WL2')의 간격이 게이트 전극(WL1', WL2')의 치수 보다 작다. 정보는 게이트 유전체(29, 32)내로 전하 캐리어의 도입에 의해 저장된다. 게이트 전극(WL1', WL2')은 바람직하게는 스페이서 기술에 의해 제조된다.
Description
많은 전자 시스템에는 데이터를 고정적으로 기록하기 위한 메모리가 필요하다. 이러한 메모리는 특히 고정 메모리, 판독 메모리 또는 판독 전용 메모리(ROM)라 한다.
보다 많은 데이터 량을 위해 컴팩트 디스크가 판독 메모리로 사용된다. 이것은 2가지의 점형태 홈이 배치된, 알루미늄 코팅을 가진 플라스틱 기판이다. 상기 홈의 배열내에 정보가 디지탈로 저장된다. 컴팩트 디스트상에 저장된 데이터를 판독하기 위해, 기판이 판독 장치에서 기계적으로 회전되고, 판독 장치가 점형태의 홈을 스캐닝한다. 하나의 컴팩트 디스크상에는 5Gbit 정보가 저장될 수 있다.
판독 장치는 기계적으로 마모되며 비교적 큰 체적을 필요로 하고 단지 느린 데이터 액세스만을 허용하는 이동 부품을 포함한다. 판독 장치는 또한 진동에 대해 민감하기 때문에, 이동 시스템에서는 제한적으로만 사용될 수 있다.
이에 반해, 반도체를 기초로 하는 고정 메모리는 저장된 정보에 대한 랜덤 액세스를 허용한다. 또한, 정보의 판독을 위해 기계적 구동 메커니즘이 필요치않기 때문에, 이동 시스템에도 사용될 수 있다. 상기 고정 메모리에는 일반적으로 MOS-트랜지스터가 사용된다. 판독 과정시, 전류가 트랜지스터를 통해 흐르는지 또는 흐르지 않는지의 여부가 평가된다. 저장된 정보가 상응하게 할당된다. 기술적으로 정보의 저장은 대개 MOS-트랜지스터가 채널 영역에서 상이한 주입에 의해 상이한 차단 전압을 가짐으로써 이루어진다.
반도체를 기초로 하는 고정값 메모리에서 얻어질 수 있는 메모리 밀도는 메모리 셀 당 필요한 표면에 의존한다.
독일 특허 공개 제 195 10 042호에는 행으로 배치된 MOS-트랜지스터를 포함하는 고정 메모리 셀 장치가 공지되어 있다. 각각의 행에는 MOS-트랜지스터가 직렬 접속된다. 메모리 밀도를 높이기 위해, 인접한 행들이 스트립형 종방향 트렌치의 바닥에 그리고 기판의 표면에서 인접한 스트립형 종방향 트렌치들 사이에 배치된다. 서로 접속된 소오스/드레인 영역은 관련 도핑 영역으로서 형성된다. "NAND"-아키텍처의 의미로 행별 트리거에 의해 MOS-트랜지스터가 판독된다.
전술한 메모리 셀 장치의 프로그래밍은 제조시 이루어진다. 그러나, 많은 용도에서 전기 프로그래밍에 의해 데이터를 기록할 수 있는 메모리가 필요하다. 전기 프로그래밍 가능한 메모리 셀 장치에서 정보의 저장은 대개 전하가 공급될 수 있는 부동 게이트, 또는 게이트 유전체로서 전하 캐리어가 경계면에서 포획점에 고정될 수 있는, SiO2및 Si3N4로 이루어진 2중 층이 MOS-트랜지스터의 게이트와 채널 영역 사이에 제공됨으로써 이루어진다. MOS-트랜지스터의 차단 전압은 부동 게이트 또는 포획점에 있는 전하에 따른다. 상기 특성은 전기 프로그래밍을 위해 이용된다(참고: 예컨대 S. M. Sze, Semiconductor Devices, John Wiley, 페이지 486 내지 490).
본 발명은 메모리 셀 장치 및 그 제조 방법에 관한 것이다.
도 1은 인접한 메모리 셀 행이 절연 트렌치에 의해 서로 절연된 메모리 셀 장치의 평면도이고,
도 2는 선택 트랜지스터의 차단 전압을 세팅하기 위한 채널 주입 후, 도 1의 선 A-A를 따른 반도체 기판의 단면도이며,
도 3은 제 1 유전층, 제 1 게이트 전극 및 선택 라인의 형성 후, 반도체 기판의 단면도이고,
도 4는 제 1 유전층의 구조화 후 그리고 제 1 게이트 전극의 측면에 스페이서를 형성한 후, 기판의 단면도이며,
도 5는 제 2 유전층 및 제 2 전극층을 형성한 후, 반도체 기판의 단면도이고,
도 6은 제 2 전극층의 구조화에 의해 제 2 게이트 전극을 형성한 후, 기판의 단면도이며,
도 7은 제 1 도핑 영역, 제 2 도핑 영역 및 소오스/드레인 영역을 형성하기 위한 주입 후, 반도체 기판의 단면도이고,
도 8은 제 1 게이트 전극 및 제 2 게이트 전극에 대한 콘택의 형성 후, 메모리 셀 장치의 평면도이며,
도 9는 인접한 메모리 셀 행이 교대로 트렌치의 바닥에 그리고 인접한 트렌치 사이에 배치됨으로써, 트렌치의 측벽에 의해 서로 절연되는, 메모리 셀 장치의 평면도이고,
도 10은 인접한 트렌치 사이에 배치된 디코더의 트랜지스터를 프로그래밍하기 위한 주입 후, 도 9의 선 A-A를 따른 반도체 기판의 단면도이며,
도 11은 스트립형 트렌치의 에칭 후, 도 9의 선 C-C을 따른 단면도이고,
도 12는 스트립형 트렌치의 바닥에 배치된 디코더의 트랜지스터를 프로그래밍하기 위한 주입 후, 도 9의 선 B-B를 따른 단면도이며,
도 13은 제 1 워드 라인의 형성 후, 선 A-A를 따른 단면도이고,
도 14는 제 1 워드 라인의 형성 후, 선 C-C를 따른 단면도이며,
도 15는 제 1 워드 라인의 형성 후, 선 B-B를 따른 단면도이고,
도 16는 제 1 워드 라인의 측면에 스페이서를 형성한 후, 선 A-A를 따른 단면도이며,
도 17은 제 1 워드 라인의 측면에 스페이서를 형성한 후, 선 B-B를 따른 단면도이고,
도 18 및 19는 제 2 유전층 및 제 2 전극층의 형성 후, 선 A-A 또는 B-B를 따른 단면도이며,
도 20은 제 2 전극층의 구조화에 의해 제 2 워드 라인을 형성한 후, 선 A-A에 따른 단면도이고,
도 21은 제 2 워드 라인의 형성 후, 선 B-B를 따른 단면도이며,
도 22는 트렌치 바닥에 제 2 전극층의 에칭 잔류물을 제거한 후, 선 B-B를 따른 단면도이고,
도 23은 제 1 및 제 2 도핑 영역 및 소오스/드레인 영역의 형성 후, 선 A-A를 따른 단면도이며,
도 24는 제 1 도핑 영역, 제 2 도핑 영역 및 소오스/드레인 영역의 형성 후, 선 B-B를 따른 단면도이다.
본 발명의 목적은 전기적으로 프로그래밍 가능하고 많은 량의 데이터를 저장하기에 적합한 메모리 셀 장치를 제공하는 것이다. 또한, 상기 메모리 셀 장치의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 메모리 셀 장치 및 청구항 제 8항에 따른 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 나머지 항에 제시된다.
메모리 셀 장치는 하나의 반도체 기판내에 다수의 메모리 셀 행을 포함한다. 인접한 메모리 셀 행은 서로 절연된다.
메모리 셀 행은 제 1 도핑 영역 및 제 2 도핑 영역을 포함한다. 반도체 기판의 메인 표면에서 제 1 도핑 영역과 제 2 도핑 영역 사이에 게이트 유전체 및 다수의 나란히 배치된 게이트 전극이 배치된다. 인접한 게이트 전극 사이의 간격은 제 1 도핑 영여과 제 2 도핑 영역 사이의 접속 라인에 대해 평행한 게이트 전극의 치수 보다 작다. 게이트 유전체는 전하 캐리어 포획점을 가진 재료를 포함한다.
포획점(trap)들은 전하 캐리어, 특히 전자를 포획하려는 특성을 갖는다. 전기 프로그래밍을 위해, 게이트 전극은 저장될 정보에 상응하는 전하 캐리어가 게이트 전극의 하부에서 게이트 유전체내로 이르고 포획점에 의해 고정되도록 결선된다. 전하 캐리어가 포획점에서 잡히기 때문에, 정보가 영구 저장된다. 따라서, 프로그래밍된 메모리 셀 장치가 고정 메모리 셀 장치이다. 프로그래밍은 Fowler-Nordheim-터널 및 열전자 주입에 의해 이루어질 수 있다. Fowler-Nordheim-터널에서 극성의 반전에 의해, 전하 캐리어가 포획점으로부터 제거됨으로써, 메모리 셀 장치의 프로그래밍이 변경된다.
본 발명은 하기 사실을 기초로 한다: "NAND"-아키텍처의 의미로 일렬로 결선된 MOS-트랜지스터가 배치된, 행의 트리거시, 선택된 MOS-트랜지스터를 제외한 모든 MOS-트랜지스터가 선택되지 않은 개별 트랜지스터의 차단 전압과 무관하게 도통되도록, MOS-트랜지스터의 게이트 전극이 결선된다. 이것은 최대로 발생하는 차단 전압 보다 큰 전압이 게이트 전극에 인가됨으로써 이루어진다. 이에 반해, 선택된 MOS-트랜지스터의 게이트 전극에는 MOS-트랜지스터들의 차단 전압들 사이에 놓인 전압이 제공된다. 전류가 일렬로 결선된 MOS-트랜지스터를 통해 흐르는지 또는 흐르지 않는지의 여부가 평가된다. 전류가 흐르면, 정보가 선택된 MOS-트랜지스터에 낮은 차단 전압에 상응하게 저장된다. 전류가 흐르지 않으면, 정보가 높은 차단 전압에 상응하게 저장된다.
본 발명은 판독시 상기 MOS-트랜지스터의 대부분의 소오스/드레인 영역이 인접한 도전 채널 사이의 도전 접속부로만 작용한다는 사실을 이용한다. 따라서, 본 발명에 따른 메모리 셀 장치에서 각각의 메모리 셀 행의 시작 및 끝에만 도핑 영역이 소오스/드레인 영역에 따라 배치된다. 상기 도핑 영역 사이에는 긴밀하게 나란히 배치된 게이트 전극이 상응하는 결선에 의해 선택된 게이트 전극의 채널 영역까지 공간 전하 영역을 야기시킨다. 이로 인해, 메모리 셀 행에서 2개의 인접한 게이트 전극 사이에 배치된 소오스/드레인 영역에 대한 장소가 필요없게 된다. 인접한 트리거된 게이트 전극 사이의 표유 필드는 인접한 게이트 전극 사이의 사이 공간 하부에 있는 영역이 도전되게 한다. 바람직하게는 인접한 게이트 전극 사이의 간격이 10 내지 100nm이다.
인접한 트리거된 게이트 전극 사이의 표유 필드가 인접한 게이트 전극 사이의 사이 공간 하부에 있는 영역을 도전되게 하는데 불충분하면, 본 발명의 범주에서 상기 영역에서 역도핑에 의해 표면의 도펀트 분포가 변경된다. 이것을 위해, 1017cm-3범위의 도펀트 농도이면 충분하다. 상기 도펀트 농도는 소오스/드레인 영역과 같이 1020내지 1021cm-3범위의 도펀트 농도를 가진 제 1 도핑 영역 및 제 2 도핑 영역에서 보다 현저히 적다. 역도핑은 인접한 공간 전하 구역의 변경을 위해서만 사용되며, 통상의 소오스/드레인 영역과는 비교될 수 없다.
디지탈로 데이터를 저장하기 위해, 게이트 전극의 하부에서 상이한 량의 전하가 게이트 유전체내로 도입되므로, 장치내에 2개의 상이한 차단 전압이 발생한다. 메모리 셀 장치가 다수값 로직에 사용되어야 하면, 프로그래밍시 전압 및 시간 조건에 의해 게이트 유전체에 상이한 전하량이 공급되므로, 저장된 정보에 띠리 2개 이상의 상이한 차단 전압이 구현된다.
게이트 유전체는 본 발명의 실시예에 따라 다중층으로 형성된다. 상기 다중층은 다중층내의 하나 이상의 부가 층에 비해 큰 전하 캐리어 포획 횡단면을 갖는 적어도 하나의 층을 포함한다. 포획점은 2개의 층 사이의 경계면에 배치된다. 바람직하게는 유전 다중층이 SiO2-층, Si3N4-층 및 SiO2-층을 포함한다(소위, ONO). 대안으로서, 게이트 유전체는 다중층으로서 다른 재료로 이루어질 수 있다. 큰 전하 캐리어 포획 횡단면을 가진 층은 예컨대 Si3N4, Ta2O5, Al2O3또는 TiO2로 이루어지고 인접한 층은 SiO2, Si3N4또는 Al2O3로 이루어진다. 또한, 다중층은 3 보다 많거나 적은 층을 포함할 수 있다.
대안으로서 게이트 유전체가 이물질, 예컨대 W, Pt, Cr, Ni, Pd 또는 Ir이 합금된 SiO2로 이루어진 유전층을 포함할 수 있다. 합금된 이물질은 주입에 의해, 산화시 첨가에 의해 또는 확산에 의해 도입된다. 이 경우에 합금된 이물질은 포획점을 형성한다.
인접한 메모리 셀 행은 그 사이에 배치된 절연 트렌치에 의해 또는 그 사이에 배치된 pn-접합에 의해, 또는 반도체 기판의 메인 표면에 평행한 스트립형 트렌치가 제공되고 메모리 셀 행이 교대로 트렌치의 바닥에 그리고 메인 표면에서 인접한 트렌치들 사이에 배치됨으로써, 절연될 수 있다.
인접한 메모리 셀 행들 사이에 절연 트렌치 또는 절연 pn-접합을 사용하면, 메모리 셀 장치가 평면이라는 장점이 있다. 이것은 필요한 단계의 수 및 프로세스 복잡성을 감소시킨다.
이와는 달리, 바닥 및 인접한 트렌치 사이에 배치에 의한 인접한 메모리 셀 행의 절연은 메모리 밀도를 더욱 증가시킬 수 있는데, 그 이유는 인접한 메모리 셀 행 사이의 절연이 트렌치 벽에 의해 구현되기 때문이다.
메모리 셀 장치에서 메모리 셀 행은 비트 라인으로 작용한다. 게이트 전극은 메모리 셀 행에 대해 횡으로 연장된 워드 라인에 접속된다. 바람직하게는 게이트 전극이 스트립형으로 도전 물질로 형성됨으로써, 스트립형 게이트 전극이 워드 라인을 형성한다.
게이트 전극이 예컨대 최소 구조물 크기(F)의 인접한 게이트 전극 사이의 간격을 가진 좁은 격자내에 형성되면, 본 발명의 범주에서 게이트 전극의 용이한 접촉을 위해 게이트 전극에 확대부가 제공되며, 상기 확대부에 콘택이 제공된다. 인접한 게이트 전극의 확대부는 서로 변위되어 배치된다. 바람직하게는 게이트 전극이 스트립형 구조물로서 형성되고, 게이트 전극의 종측면에서 확대부의 영역에 계단이 제공된다. 인접한 게이트 전극을 따라 상기 계단의 변위된 배치에 의해, 확대부를 위해 부가로 필요한 장소가 확대부의 폭으로 제한된다.
비트 라인을 트리거시키기 위해, 본 발명의 범주에서 다수의 인접한 비트 라인을 하나의 노드에 모으고, 상기 노드와, 메모리 셀 행이 끝나는 도핑 영역 사이에 선택 스위치 또는 디코더를 제공한다. 이것을 위해, 노드와 도핑 영역 사이에 적어도 하나의 MOS-트랜지스터가 형성되고, 상기 MOS-트랜지스터는 선택 전극을 통해 트리거될 수 있다. 선택 전극은 비트 라인에 대해 횡으로 연장된 선택 라인으로 구현된다. 교차점에 선택 트랜지스터를 갖지 않는 비트 라인과 선택 라인의 교차점에는 상응하는 선택 라인 하부에서 채널 주입에 의해, 선택 라인의 하부에 형성된 기생 MOS-트랜지스터가 선택 라인에 전압이 인가되는지 또는 인가되지 않는지와 무관하게 상기 트랜지스터가 도통될 수 있을 정도의 낮은 차단 전압을 갖는, 그러한 도핑이 형성된다.
노드와 도핑 영역 사이에 선택 스위치가 형성되면, 비트 라인과 동일한 수의 선택 라인이 형성되어 통합된다. 선택 트랜지스터는 선택 라인과 비트 라인 사이의 교차점의 대각선을 따라 형성된다.
디코더가 노드와 도핑 영역 사이에 형성되면, 2n비트 라인이 노드에 모이는 경우 2n 선택 라인이 형성된다. 각각 2개의 인접한 선택 라인은 선택 트랜지스터의 배치에 대해 서로 상보적이다. n번째 선택 라인 쌍에서 선택 라인과 비트 라인의 2n-1교차점에 MOS-트랜지스터가 나란히 배치되거나 또는 MOS-트랜지스터가 배치되지 않는다.
메모리 셀 장치를 제조하기 위해, 하나의 반도체 기판, 바람직하게는 단결정 실리콘 기판 또는 SOI-기판의 실리콘층에 서로 절연된 다수의 메모리 셀 행이 형성된다. 각각의 메모리 셀 행에 대해 반도체 기판내에 제 1 도핑 영역 및 제 2 도핑 영역이 형성된다.
전하 캐리어 포획점을 가진 재료를 포함하는 유전층이 형성된다. 그리고 나서, 제 1 전극층이 형성되고 제 1 게이트 전극을 형성하기 위해 구조화된다. 제 1 게이트 전극의 측면에는 스페이서가 형성된다. 전하 캐리어 포획점을 가진 재료를 포함하는 제 2 유전층이 형성된다. 제 2 게이트 전극을 형성하기 위해, 일치하는 에치 커버링을 가진 제 2 전극층이 형성되고 구조화된다. 제 1 게이트 전극 및 제 2 게이트 전극은 각각 나란히 배치되고, 인접한 게이트 전극 사이의 간격은 제 1 도핑 영역과 제 2 도핑 영역 사이의 접속 라인에 대해 평행한 게이트 전극의 치수 보다 작다.
본 발명의 범주에서 제 1 게이트 전극과 제 2 게이트 전극 사이의 스페이서가 제 1 게이트 전극과 제 2 게이트 전극에 대해 선택적으로 제거되고 자기 정렬되어 역도핑이 이루어진다. 역도핑에 의해, 제 1 게이트 전극과 제 2 게이트 전극 사이의 영역에서 반도체 기판의 도핑이 변경된다. 역도핑은 5 x 1017cm-3이하의 도펀트 농도로 이루어진다. 바람직하게는, 역도핑이 약간 높은 값으로, 예컨대 사용되는 기술에서 MOS-트랜지스터의 채널 도핑으로 사용되는 도펀트 농도의 2배 내지 3배로 세팅된다.
인접한 메모리 셀 행 사이의 절연을 위해, 본 발명의 범주에서 인접한 메모리 셀 행 사이에 각각 얕은 트렌치 절연(STI)-기술에 의해 스트립형 절연 트렌치가 형성된다. 게이트 전극이 최소 구조물 크기(F)에 상응하는 간격으로 형성되고 메모리 셀 행 및 절연 트렌치가 각각 마찬가지로 F의 폭을 가지면, 이 경우 제 1 도핑 영역 및 제 2 도핑 영역의 표면 필요는 무시하고 메모리 셀 당 2F2의 표면이 필요하다.
본 발명의 범주에서, 인접한 메모리 셀 행은 그것이 교대로 스트립형의, 평행한 트렌치의 바닥에 그리고 반도체 기판의 메인 표면에서 트렌치들 사이에 형성됨으로써 절연된다. 이 경우, 트렌치의 측벽은 인접한 메모리 셀 행 사이의 절연체로서 작용한다. 이 경우, 게이트 전극이 최소 구조물 크기(F)의 그들 중심 간의 간격으로 형성되고 트렌치도 구조물 크기(F)의 그들 중심 간의 간격으로 형성되면, 제 1 도핑 영역 및 제 2 도핑 영역에 대한 장소 필요는 무시하고 메모리 셀 당 1F2의 장소가 필요하다.
이하, 본 발명을 도면에 도시된 실시예를 참고로 구체적으로 설명한다.
도면은 척도에 맞지 않게 도시되었다.
메모리 셀 장치는 서로 교대로 배치된 제 1 워드 라인(WL1) 및 제 2 워드 라인(WS2)를 포함한다(참고 도 1). 이것에 대해 횡으로 비트 라인(BL)이 뻗는다. 비트 라인(BL)은 제 1 도핑 영역(D1), 제 2 도핑 영역(D2) 및 그 사이에 배치된 게이트 유전체 및 게이트 전극을 가진 메모리 셀 행으로 형성된다. 상기 게이트 유전체 및 게이트 전극은 각각 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)의 상응하는 부분으로 이루어진다. 인접한 비트 라인(BL)은 절연 트렌치(T)에 의해 서로 절연된다.
인접한 비트 라인의 중심 간의 간격은 예컨대 2F이다. 상기 F는 최소로 제조 가능한 구조물 크기, 예컨대 0.5㎛이다. 인접한 제 1 워드 라인(WL1)과 제 2 워드 라인(WL2)의 중심 간의 간격은 F, 예컨대 0.5㎛이다. 워드 라인 중 하나(WL1), (WL2)와 비트 라인 중 하나(BL) 사이의 교차 영역을 메모리 셀로 규정하면, 메모리 셀 당 장소는 2F2, 예컨대 0.5㎛2이다.
워드 라인(WL1), (WL2)이 비트 라인(BL)과 교차하는 영역은 메모리 셀 장치의 메모리 셀 필드에 상응한다. 상기 메모리 셀 필드 외부에는 선택 스위치가 제공된다. 선택 스위치는 비트 라인(BL)과 교차하는 비트 선택 라인(BA)을 포함한다. 다수의, 예컨대 3개의 인접한 비트 라인(BL)은 금속층(M)을 통해 하나의 노드(K)로 통합된다. 노드(K)와 제 2 도핑 영역(D2) 사이에는 노드(K)로 모이는 비트 라인(BL)의 수와 동일한 수, 즉 3개의 비트 선택 라인(BA)이 배치된다.
비트 라인(BL)과 비트 라인(BL) 당 하나의 비트 선택 라인(BA)의 교차점에는 각각 하나의 선택 트랜지스터가 배치된다. 선택 트랜지스터는 상응하는 비트 선택 라인(BA)을 통해 트리거될 수 있다. 비트 라인(BL)과 다른 비트 선택 라인(BA)의 교차점에서 비트 선택 라인(BA)의 하부에는, 상기 교차점에 형성된 기생 MOS-트랜지스터가 비트 선택 라인에 인가되는 레벨과 무관하게 도통되는 차단 전압을 갖는, 그러한 도핑이 세팅된다. 바람직하게는 상기 트랜지스터가 네거티브 차단 전압을 갖는다. 인접한 비트 선택 라인(BA)의 중심 간의 간격은 예컨대 2F이다.
메모리 셀 장치의 제조를 위해, 2 x 1015cm-3의 기본 도펀트 농도를 가진 예컨대 p-도핑된 단결정 실리콘으로 이루어진 기판(1)에 예컨대 1 x 1017cm-3의 도펀트 농도를 가진 p-도핑된 웰(2)이 주입에 의해 형성된다(참고: 도 2). p-도핑된 웰(2)의 깊이는 예컨대 1㎛이다.
표유(stray) 산화막이 5nm의 층 두께로 제공된 후에, 붕소에 의한 차단 전압 주입이 3 x 1012cm-2도우즈 및 25 keV의 에너지로 이루어진다(도시되지 않음). 그리고 나서, 프로그래밍 마스크(13)가 예컨대 포토레지스트로서 포토리소그래픽 단계에 의해 형성된다. n-도핑 이온, 예컨대 As에 의한 주입이 1 x 1014cm-2의 도우즈 및 40keV의 에너지로 수행되며, 이때 선택 스위치가 프로그래밍된다. 채널 도핑(14)은 선택 트랜지스터(AT)가 형성되지 않은, 비트 선택 라인(BA)과 비트 라인(BL)의 교차점에서 형성된다.
프로그래밍 마스크(13) 및 표유 산화막의 제거 후에, 전체 표면에 제 1 유전층(15)이 형성된다(참고: 도 3). 제 1 유전층(15)은 3nm의 두께를 가진 제 1 실리콘 산화물층, 8nm의 두께를 가진 실리콘 질화물층 및 4nm의 두께를 가진 제 2 실리콘 산화물층으로 이루어진 3중층으로 형성된다.
제 1 전극층 및 제 1 SiO2-층의 디포지션 및 후속하는 예컨대 비등방성 에칭에 의한 구조화에 의해, 제 1 워드 라인(WL1) 및 비트 선택 라인(BA)이 형성된다. 상기 제 1 워드 라인(WL1) 및 비트 선택 라인(BA)은 제 1 SiO2-구조물(16)에 의해 커버된다(참고: 도 3). 제 1 전극층은 예컨대 0.4㎛의 층 두께의 도핑된 폴리실리콘으로부터 인-시튜 도핑된 디포지션 또는 도핑되지 않은 디포지션 및 후속하는 주입 또는 확산의 도핑에 의해 형성된다. 제 1 전극층은 금속 규화물 및/또는 금속으로 형성될 수 있다.
제 1 SiO2-층은 예컨대 TEOS 방법으로 200nm의 층 두께로 형성된다. 구조화는 예컨대 CHF3에 의한 비등방성 에칭에 의해 이루어진다.
후속해서 CHF3에 의한 드라이 에칭에 의해 제 1 유전층(15)이 구조화된다. 예컨대 TEOS 방법으로 또는 인 실리케이트 유리로 부가의 SiO2-층의 디포지션에 의해, 제 1 워드 라인(WL1) 및 비트 선택 라인(BA)의 측면에 스페이서(17)가 형성된다. 스페이서(17)는 약 50nm의 폭을 갖는다. 이것을 위해, 50nm의 부가의 SiO2-층의 두께가 필요하다(참고: 도 4). 스페이서 에칭은 예컨대 CHF3로 이루어진다.
결정의 질을 개선시키기 위해, 후속해서 실리콘 산화물로 이루어진 희생층(소위, 희생 산화막)이 성장되고 플루오르화수소산에 의해 에칭된다(도시되지 않음). 후속해서, 제 2 유전층(18)이 전체 표면에 형성된다(참고: 도 5). 제 2 유전층(18)은 제 1 유전층(15)와 마찬가지로 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어진 3중층으로 형성된다. 층 두께는 제 1 유전층(15)의 층 두께에 상응한다.
그리고 나서, 전체 표면에 예컨대 n-도핑 폴리실리콘, 금속규화물 및/또는 금속으로 이루어진 제 2 전극층(19)이 형성된다. 제 2 전극층(19)은 0.4㎛의 층 두께로 형성된다. 제 2 전극층(19)은 인접한 워드 라인(WL1) 사이의 간격을 완전히 채운다.
후속해서, 제 2 전극층(19)의 구조화에 의해 제 2 워드 라인(WL2)이 형성된다. 제 2 전극층(19)의 구조화는 예컨대 CF4/O2에 의한 등방성 에치백에 의해 이루어진다. 이 경우, 제 2 유전층(18)의 표면이 에칭 스톱으로 작용한다. 에칭은 비트 선택 라인(BA)과 비트 선택 라인(BA)에 인접한 제 1 워드 라인(WL1) 사이에 배치된 제 2 전극층(19)의 부분이 완전히 제거될 때까지 계속된다. 이 경우에는, 비트 선택 라인(BA)과 그것에 인접한 제 1 워드 라인(WL1) 사이의 간격이 인접한 워드 라인(WL1) 사이의 간격 보다 크다는 사실이 이용된다(참고: 도 6).
p-도핑 웰(12)의 표면에서 도핑의 변형이 필요한 용도에서는 후속해서 제 2 유전층의 상부 영역이 예컨대 플루오르화수소산에 의해 제거됨으로써, 스페이서(17)의 표면이 부분적으로 노출된다. 그리고 나서, 스페이서(17)가 도핑된 폴리실리콘에 대해 선택적으로 제거된다. n-도핑 이온, 예컨대 As에 의한 주입은 1x 1012내지 1 x 1013cm-2의 도우즈 및 20 keV의 에너지로 수행된다.
주입에 대한 대안으로서, 확산이 이루어질 수도 있다. 이것을 위해, 스페이서(17)의 제거에 의해 생긴 틈을 예컨대 중간 산화막으로 사용되는 인 실리케이트 유리로 채우고 도펀트를 외방 확산에 의해 p-도핑된 웰(12)내로 도입하는 것이 바람직하다. 스페이서가 인 실리케이트 유리로 형성되면, 도핑이 스페이서(17)로부터 외방 확산에 의해서도 이루어질 수 있다.
그리고 나서, 예컨대 As에 의한 주입이 5 x 1015cm-2의 도펀트 농도 및 80 keV의 에너지로 수행된다. 이 때, 선택 트랜지스터(AT)에 대한 제 1 도핑 영역(D1), 제 2 도핑 영역(D2) 및 소오스/드레인 영역(20)이 형성된다(참고: 도 7 및 도 1).
본 발명의 범주에서 주입은 2단계로 LDD 및 HDD-주입의 의미로 수행된다.
제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)의 접촉 가능성을 개선시키기 위해, 상기 워드 라인들은 워드 라인 콘택(WLK)이 그것에 대해 횡으로 뻗은 알루미늄 스트립(AL)에 대해 형성되어 있는 워드 라인 확대부(WLA)를 포함하도록 구조화된다(참고: 도 8). 이것을 위해 워드 라인(WL1), (WL2)이 워드 라인 콘택(WLK)의 영역에서 한 측면이 확대되도록 형성된다. 워드 라인 확대부(WLA)는 상기 한측면 확대부가 각각 워드 라인(WL1), (WL2)의 맞은편 측면 상에 배치됨으로써 형성된다. 워드 라인 확대부(WLA)의 전후에서 워드 라인(WL1), (WL2)의 폭이 워드 라인 확대부(WLA)의 영역에서 보다 작다. 또한, 워드 라인(WL1), (WL2)의 중심이 워드 라인 확대부(WLA)의 전후에서 서로 변위된다.
인접한 워드 라인(WL1), (WL2)의 워드 라인 확대부(WLA)가 서로 변위되어 배치된다. 워드 라인 확대부(WLA)의 외부에서 워드 라인(WL1), (WL2)의 폭은 워드 라인 확대부(WLA)의 영역에서의 값의 대략 절반이다. 이로 인해, 워드 라인의 장소가 크게 확대되지 않으면서, 워드 라인 콘택(WLK)을 형성하기 위한 콘택 홀의 확실한 개방이 보장된다. 워드 라인 확대부(WLA)로 인해 전체 셀 필드에 걸쳐 각각의 세그먼트 마다 워드 라인(WL1), (WL2)의 폭 방향으로 대략 하나의 워드 라인의 부가 장소가 필요하다. 하나의 세그먼트는 예컨대 32 내지 128 워드 라인을 포함한다.
메모리 셀 장치는 중간 산화막의 디포지션, 콘택 홀 에칭 및 금속층의 제공 및 구조화에 의해 완성된다. 이러한 공지된 단계는 도시되지 않는다.
부가의 실시예에 따라 메모리 셀 장치는 교대로 배치된 제 1 워드 라인(WL1') 및 제 2 워드 라인(WL2')을 포함한다(참고: 도 9). 워드 라인(WL1')과 인접한 제 2 워드 라인(WL2') 사이의 간격은 워드 라인(WL1'), (WL2')의 폭 보다 작다. 워드 라인(WL1'), (WL2')에 대해 횡으로 뻗은 비트 라인(BL')은 제 1 도핑 영역(D1'), 제 2 도핑 영역(D2'), 게이트 유전체 및 그 사이에 배치된, 게이트 전극으로 작용하는 워드 라인(WL1'), (WL2')을 포함한다. 워드 라인(WL1'), (WL2')과 비트 라인(BL')이 교차하는 영역은 메모리 셀 장치의 셀 필드에 상응한다. 비트 라인(BL')은 교대로 트렌치의 바닥에 그리고 인접한 트렌치 사이에 배치된다. 비트 라인(BL')은 트렌치의 측벽에 의해 서로 절연된다. 인접한 제 1 워드 라인(WL1')들의 중심 간의 간격은 예컨대 최소 구조물 크기(F)이다. 인접한 비트 라인(BL')의 중심 간의 간격도 마찬가지로 최소 구조물 크기(F)이다. 따라서, 워드 라인(WL1'), (WL2') 중 하나와 비트 라인(BL') 중 하나의 교차 영역으로서 규정되는 메모리 셀 당 장소는 1F2가 필요하다.
셀 필드의 외부에는 디코더가 배치된다. 디코더는 비트 라인(BL')에 대해 횡으로 연장된 비트 선택 라인(BA')을 포함한다. 비트 선택 라인(BA')를 통해 디코더의 선택 트랜지스터(AT)가 트리거될 수 있다. 선택 트랜지스터(AT')가 배치되지 않은, 비트 선택 라인(BA')과 비트 라인(BL')의 교차점에서 비트 선택 라인(BA')의 하부에는 채널 도핑이 제공된다. 상기 채널 도핑에 의해 상기 교차점에 형성된 기생 MOS-트랜지스터가 대응하는 비트 선택 라인(BA')에 인가된 레벨과 무관하게 도통되는 차단 전압을 갖는다. 바람직하게는 상기 차단 전압이 네거티브이다.
예컨대 5개의 인접한 비트 라인(BL')은 확산 콘택(DI') 및 금속층(M')을 통해 서로 그리고 노드(K')에 접속된다.
기판(21), 예컨대 2 x 1015cm-3의 도펀트 농도를 가진 p-도핑된 단결정 실리콘 기판 또는 SOI-기판의 실리콘층에 예컨대 붕소 주입에 의해 p-도핑된 웰(22)이 형성된다. p-도핑된 웰(22)은 예컨대 1 x 1017cm-3의 도펀트 농도 및 예컨대 1 ㎛의 깊이를 갖는다(참고: 도 10).
후속해서 표유 산화막이 예컨대 5nm의 두께로 제공된다(도시되지 않음). 차단 전압을 세팅하기 위해, 전체 표면에서 붕소 주입이 예컨대 3 x 1012cm-2의 도우즈 및 25 keV의 에너지로 수행된다.
그리고 나서, 포토리소그래픽 단계에 의해 제 1 프로그래밍 마스크(231)가 예컨대 포토 레지스트로 형성된다. 그 다음에, 인접한 트렌치 사이에 배치된 디코더의 트랜지스터을 프로그래밍하기 위한 n-도핑 이온의 주입이 이루어진다. 주입은 예컨대 As로 40keV의 에너지 및 1 x 1014cm-2의 도우즈로 이루어진다. 채널 도핑(241)이 형성된다.
제 1 프로그래밍 마스크(231)의 제거 후에, TEOS-SiO2-층의 디포지션 및 후속하는 구조화에 의해 TEOS-하드 마스크(25)가 예컨대 300nm의 두께로 형성된다(참고: 도 9에 C-C로 표시된 반도체 기판의 단면을 도시한 도 11). 에칭 마스크로서 TEOS-하드 마스크(25)를 사용해서 예컨대 HBr에 의한 비등방성 에칭에 의해, 기판 내에 스트립형 트렌치(26)가 에칭된다. 트렌치(26)는 0.6㎛의 깊이를 갖는다(참고: 도 11). 그리고 나서, 트렌치(26)의 측벽에 SiO2-스페이서(27)가 50nm두께로 SiO2-층의 디포지션 및 CHF3에 의한 에치백에 의해 형성된다.
그리고 나서, 전체 표면에 트렌치(26)의 바닥에 제조되는 MOS-트랜지스터의 차단 전압을 세팅하기 위한 주입이 수행된다. 주입은 예컨대 붕소로 25keV의 에너지 및 3 x 1012cm-2의 도우즈로 수행된다.
후속해서, 제 2 프로그래밍 마스크(232)가 예컨대 포토 레지스트로부터 포토리소그래픽 단계에 의해 형성된다. n-도핑 이온, 예컨대 As를 40keV의 에너지 및 1 x 1014cm-2의 도우즈로 주입함으로써, 채널 도핑(242)이 형성된다. 이로 인해, 트렌치(26)의 바닥에 배치된 디코더의 MOS-트랜지스터가 프로그래밍된다(참고: 도 9의 B-B로 표시된, 트렌치(26)의 바닥에서 트렌치(26) 중 하나에 대해 평행한 단면을 도시한 도 12). 이 경우, 제 2 프로그래밍 마스크(232)가 셀 필드를 완전히 덮는다.
예컨대 플루오르화 수소산에 의한 웨트(wet) 화학적 에칭에 의해 제 2 프로그래밍 마스크(232) 및 하드 마스크(25) 및 SiO2-스페이서(27)를 제거한 후에, 트렌치의 측벽에 부가의 SiO2-스페이서(28)가 형성된다. 이것을 위해, TEOS-SiO2-층이 80nm의 층 두께로 디포짓되고 CHF3으로 에칭된다(참고: 단면 C-C을 도시한 도 14).
전체 표면에 제 1 유전층(29)이 형성된다. 제 1 유전층(29)은 3nm의 두께를 가진 제 1 SiO2-층, 8nm의 두께를 가진 Si3N4-층 및 4nm의 두께를 가진 제 2 SiO2-층을 포함하는 3중층으로 형성된다(참고: 단면 A-A를 도시한 도 13, 단면 C-C를 도시한 도 14 및 단면 B-B를 도시한 도 15).
그리고 나서, 제 1 워드 라인(WL1') 및 이것을 커버하는 실리콘 산화물(30)을 형성하기 위해, 제 1 전극층 및 TEOS-SiO2-층이 디포짓된다. 제 1 전극층은 예컨대 폴리실리콘의 인-시튜 도핑된 디포지션에 의해 또는 폴리실리콘의 도핑되지 않은 디포지션 및 후속하는 0.4㎛의 층 두께로 주입 또는 확산에 의한 도핑에 의해 형성된다. TEOS-SiO2-층(30)은 200nm의 층 두께로 형성된다. 구조화는 예컨대 CHF3에 의해 이루어진다. 예컨대 HBr에 의한 비등방성 에칭에 의해 제 1 전극층을 구조화함으로써, 제 1 워드 라인(WL1')이 형성된다. 제 1 워드 라인(WL1')의 형성과 동시에 비트 선택 라인(BA')이 형성된다.
후속해서, CHF3에 의해 제 1 유전층(29)이 구조화된다(참고: 단면 A-A를 도시한 도 16, 및 단면 B-B를 도시한 도 17). 예컨대 TEOS-SiO2로 부터 또는 인 실리케이트 유리로부터 절연층의 디포지션 및 비등방성 에치 백에 의해 제 1 워드 라인(WL')의 측면에 스페이서(31)가 형성된다. 에치 백은 예컨대 CHF3로 이루어진다.
결정의 질을 높이기 위해, 후속해서 실리콘 산화물로 이루어진 희생층(소위, 희생 산화막)이 형성되어 에칭된다(도시되지 않음). 그리고 나서, 전체 표면에 제 2 유전층(32)이 제공된다(참고: 단면 A-A를 도시한 도 18, 및 단면 B-B를 도시한 도 19). 제 2 유전층(32)은 예컨대 제 1 SiO2-층, Si3N4-층 및 제 2 SiO-층을 포함하는 3중층으로 형성된다. 상기 층의 두께는 제 1 유전층(29)에서의 두께에 상응한다.
그리고 나서, 제 2 전극층(33)이 디포짓된다. 제 2 전극층(33)은 예컨대, 도핑된 폴리실리콘으로부터 0.4㎛의 두께로 형성된다. 이로 인해, 제 2 전극층(33)은 인접한 워드 라인(WL1') 사이의 사이 공간을 완전히 채운다. 제 2 전극층(33)은 예컨대 n-도핑된 폴리실리콘의 인-시튜 도핑된 디포지션에 의해 또는 폴리실리콘의 도핑되지 않은 디포지션 및 후속하는 주입 또는 확산에 의한 도핑에 의해 형성된다. 대안으로서, 제 2 전극층(33)이 금속, 금속 규화물, 또는 게이트 전극 또는 워드 라인으로서 적합한 유사한 전도성 물질로 형성된다.
제 2 유전층(32)에 대해 선택적으로 제 2 전극층(33)의 등방성 에치 백에 의해, 제 2 워드 라인(WL2')이 형성된다. 에칭은 예컨대 CF4/O2로 이루어진다. 에칭이 커버됨으로써, 인접한 트렌치들 사이의 그리고 비트 선택 라인들(BA') 사이의 제 2 유전층(32) 및 이것에 인접한 제 1 워드 라인(WL1')의 표면이 노출된다. 이에 반해 트렌치 바닥에는 비트 선택 라인(BA')과 이것에 인접한 제 1 워드 라인(WL1') 사이에 에칭 잔류물(331)이 남는다(참고: 인접한 트렌치 사이의 단면 A-A을 도시한 도 20, 및 트렌치 바닥에서 단면 B-B를 도시한 도 21).
그리고 나서, 셀 필드를 커버하는 포토레지스트 마스크(34)가 형성된다. 비등방성 에칭에 의해, 셀 필드와 비트 선택 라인(BA') 사이의 트렌치 바닥에 있는 에칭 잔류물(331)이 제거된다. 에치 백은 예컨대 HBr/Cl2로 이루어진다(참고: 단면 B-B을 도시한 도 22).
포토레지스트 마스크(34)의 제거 후, 예컨대 n-도핑 이온에 의한 주입이 수행됨으로써, 제 1 도핑 영역(D1'), 제 2 도핑 영역(D2'), 확산 콘택(DI') 및 디코더의 MOS 트랜지스터의 소오스/드레인 영역(35)이 형성된다(참고: 도 9, 단면 A-A을 도시한 도 23, 및 단면 B-B를 도시한 도 24). 주입은 예컨대 As로 80keV의 에너지 및 5 x 1015cm-2의 도우즈로 이루어진다.
본 발명의 범주에서 주입은 2단계로 LDD 및 HDD-주입의 의미로 이루어진다.
메모리 셀 장치는 중간 산화막의 디포지션, 콘택홀 에칭 및 금속층의 제공 및 구조화에 의해 완성된다. 이러한 공지된 단계는 도시되지 않는다.
본 발명은 전술한 실시예에 국한되지 않는다. 특히, 도전 타입 n 및 p는 바뀔 수 있다.
또한, 본 발명의 범주에서는 다른 재료로 이루어진, 다중층내의 하나 이상의 부가층에 비해 큰 전하 캐리어 포획 횡단면을 가진 적어도 하나의 층을 포함하는 다중층이 제 1 유전층(15), (29) 및 제 2 유전층(18), (32)에 각각 사용될 수 있다. 큰 전하 캐리어 포획 횡단면을 가진 층은 예컨대 Si3N4, TA2O5, Al2O3또는 TiO2로 이루어지며 인접한 층은 SiO2, Si3N4또는 Al2O3로 이루어진다. 또한, 제 1 유전층(15), (29) 및 제 2 유전층(18), (32)은 예컨대, W, Pt, Cr, Ni, Pd 또는 Ir과 같은 이물질이 합금된 SiO2로 이루어진 유전층을 포함한다. 합금된 이물질은 산화시 주입, 첨가에 의해 또는 확산에 의해 도입될 수 있다.
메모리 셀 장치의 프로그래밍은 전자의 주입에 의해 제 1 유전층(15), (29) 또는 제 2 유전층(18), (32)내의 포획점을 채움으로써 이루어진다. 이로 인해, 게이트 전극으로서 작용하는 워드 라인의 하부에서 도전 채널을 형성하는 차단 전압이 증가된다. 상기 차단 전압 증가의 값은 프로그래밍 동안 인가되는 전압의 시간 및 크기에 의해 세팅될 수 있다.
메모리 셀 장치의 프로그래밍은 전자의 Fowler-Nordheim-터널에 의해 그리고 열전자 주입에 의해 이루어질 수 있다.
Fowler-Nordheim-터널에 의한 정보의 기록을 위해, 프로그래밍될 메모리 셀이 관련 워드 라인 및 비트 라인에 의해 선택된다. 메모리 셀의 비트 라인은 저전위, 예컨대 0 볼트에 접속된다. 이에 반해, 관련 워드 라인은 고전위, 예컨대 Vpr= 12 볼트에 접속된다. 다른 비트 라인은 전위(VBL)로 상승된다. 상기 전위(VBL)는 Vpr-VBL이 프로그래밍 전압(Vpr) 보다 현저히 낮도록 설정된다. 다른 워드 라인은 VBL+ VT보다 크거나 같은 전위(VWL)로 상승된다. 여기서, VT는 한계치 전압을 의미한다. 프로그래밍시 선택된 워드 라인과 교차하는 다른 모든 비트 라인은 보다 높은 전위에 놓이기 때문에, 선택된 워드 라인과 접속된 다른 메모리 셀이 프로그래밍되지 않는다. 메모리 셀은 NAND-구성으로 결선된다. 따라서, 메모리 셀은 드레인 전류가 메모리 셀을 통해 흐르지 않도록 결선될 수 있다. 이것은 전체 프로그래밍 과정이 매우 낮은 파워로 진행된다는 장점을 갖는다.
프로그래밍이 열전자 주입에 의해 이루어지면, 프로그래밍될 MOS-트랜지스터에 포화 전압이 인가되어야 한다. 이것을 위해, 메모리 셀에 관련된 비트 라인이 접지 전위와 고전위, 예컨대 VBLpr= 6 볼트 사이에 접속된다. 메모리 셀에 관련된 워드 라인은 MOS-트랜지스터가 포화 동작 상태인 전위에 접속된다. 워드 라인에서의 전압(VWLpr)은 VBLpr보다 작다. 예컨대, VWLpr= 4 볼트. 다른 워드 라인은 VBLpr및 VWLpr보다 높은 전위에 접속된다. 예컨대 VWL= 7 볼트. 상기 전압은 게이트 유전체의 두께에 따라 Fowler-Nordheim-터널이 생기지 않도록 선택된다. 모든 다른 비트 라인은 양단부가 동일한 전위에, 예컨대 VBL= VWLpr/2에 접속된다. 따라서, 다른 비트 라인에서 선택된 워드 라인을 따라 놓인 메모리 셀의 프로그래밍이 이루어지지 않고 전류 흐름이 피해진다. 높은 전압에서 포화 동작에 의해 선택된 메모리 셀의 MOS-트랜지스터의 채널 영역에 열전자 생기고, 상기 열전자는 부분적으로 게이트 유전체내로 주입된다. 상기 전자는 게이트 유전체에서 포획점에 의해 고정되고 MOS-트랜지스터의 한계치 전압을 증가시킨다. 각각의 메모리 셀에 저장될 정보에 따라 상기 방식으로 각각의 MOS-트랜지스터의 한계치 전압이 의도한대로 변동된다.
메모리 셀은 "NAND"-아키텍처로 동작된다. 즉, 하나의 메모리 셀에서 게이트 유전체에 존재하는 전하와 무관하게 채널 영역을 도전시키는 전압이 선택되지 않은 워드 라인(WL1), (WL2) 또는 (WL1'), (WL2')에 제공된다. 메모리 셀 장치가 2개의 상이한 차단 전압값을 갖도록 프로그래밍되면, 제 1 차단 전압값 및 제 2 차단 전압값 사이에 놓인 전압이 선택된 게이트 전극에 제공된다. 전류가 메모리 셀 행을 통해 흐르는지의 여부가 평가된다.
Claims (16)
- 메모리 셀 장치에 있어서,- 반도체 기판(11)내에 다수의 메모리 셀 행이 배치되고,- 인접한 메모리 셀 행이 서로 절연되며,- 메모리 셀 행이 각각 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2)을 포함하고, 반도체 기판(11)의 메인 표면에서 상기 도핑 영역들 사이에, 전하 캐리어 포획점을 가진 재료를 포함하는 게이트 유전체(15, 18), 및 다수의 나란히 배치된 게이트 전극(WL1, WL2)이 배치되며,- 인접한 게이트 전극(WL1, WL2)의 간격이 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2) 사이의 접속 라인에 대해 평행한 게이트 전극(WL1, WL2)의 치수 보다 작은 것을 특징으로 하는 메모리 셀 장치.
- 제 1항에 있어서,- 평행한, 스트립형 트렌치(26)가 반도체 기판(21)의 메인 표면에 제공되고,- 메모리 셀 행이 각각 교대로 트렌치(26)의 바닥에 그리고 메인 표면에서 인접한 트렌치(26) 사이에 배치되는 것을 특징으로 하는 메모리 셀 장치.
- 제 1항에 있어서, 반도체 기판(11)내에서 인접한 메모리 셀 행 사이의 절연을 위해 절연 트렌치(T)가 제공되는 것을 특징으로 하는 메모리 셀 장치.
- 제 1항 내지 3항 중 어느 한 항에 있어서, 게이트 유전체가 하나 이상의 부가 층에 비해 큰 전하 캐리어 포획 횡단면을 가진 적어도 하나의 층을 가진 다중 유전층을 포함하는 것을 특징으로 하는 메모리 셀 장치.
- 제 4항에 있어서,- 큰 전하 캐리어 포획 횡단면을 가진 층이 물질 Si3N4, Ta2O5, Al2O3또는 TiO2중 적어도 하나를 함유하고,- 부가의 층이 SiO2, Si3N4또는 Al2O3중 적어도 하나를 함유하는 것을 특징으로 하는 메모리 셀 장치.
- 제 1항 내지 3항 중 어느 한 항에 있어서, 게이트 유전체가 합금된 이물질을 함유하는 유전층을 포함하고, 합금된 이물질은 유전층에 비해 큰 전하 캐리어 포획 횡단면을 갖는 것을 특징으로 하는 메모리 셀 장치.
- 제 6항에 있어서,- 유전층이 SiO2를 함유하고,- 합금된 이물질이 원소 W, Pt, Cr, Ni, Pd 또는 Ir 중 적어도 하나를 함유하는 것을 특징으로 하는 메모리 셀 장치.
- 메모리 셀 장치의 제조 방법에 있어서,- 반도체 기판(11)에 서로 절연된 다수의 메모리 셀 행을 형성하는 단계,- 각각의 메모리 셀 행에 대해 반도체 기판(11)내에 하나의 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2)을 형성하는 단계,- 반도체 기판(11)의 메인 표면(15, 18)에서 제 1 도핑 영역(D1)과 제 2 도핑 영역(D2) 사이에, 전하 캐리어 포획점을 가진 재료로 형성된 게이트 유전체(15, 18) 및 다수의 나란히 배치된 게이트 전극(WL1, WL2)을, 인접한 게이트 전극(WL1, WL2) 사이의 간격이 제 1 도핑 영역(D1)과 제 2 도핑 영역(D2) 사이의 접속 라인에 대해 평행한 게이트 전극(WL1, WL2)의 치수 보다 작도록 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서, 게이트 유전체(15, 18)가 하나 이상의 부가의 층에 비해 큰 전하 캐리어 포획 횡단면을 갖는 적어도 하나의 층을 가진 다중층으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 9항에 있어서,- 큰 전하 캐리어 포획 횡단면을 가진 층이 Si3N4, Ta2O5, Al2O3또는 TiO2중 적어도 하나를 함유하고,- 부가의 층이 SiO2, Si3N4또는 Al2O3중 적어도 하나를 함유하는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서, 게이트 유전체(15, 18)가 합금된 이물질을 가진 유전층으로 형성되고, 합금된 이물질은 유전층 보다 큰 전하 캐리어 포획 횡단면을 갖는 것을 특징으로 하는 제조 방법.
- 제 11항에 있어서,- 유전층이 SiO2를 함유하고,- 합금된 이물질이 원소 W, Pt, Cr, Ni, Pd 또는 Ir 중 적어도 하나를 함유하는 것을 특징으로 하는 제조 방법.
- 제 8항 내지 12항 중 어느 한 항에 있어서,- 제 1 유전층(15)이 형성되고,- 제 1 전극층이 형성되며 제 1 게이트 전극(WL1)을 형성하기 위해 구조화되고,- 제 1 게이트 전극(WL1)의 측면에 스페이서(17)가 형성되며,- 제 2 유전층(18)이 형성되고,-제 2 게이트 전극(WL2)을 형성하기 위해, 일치하는 에지 커버링을 가진 제 2 전극층(19)이 형성되어 구조화되는 것을 특징으로 하는 제조 방법.
- 제 13항에 있어서,- 제 1 게이트 전극(WL1)과 제 2 게이트 전극(WL2) 사이의 스페이서(17)가 제 1 게이트 전극(WL1)과 제 2 게이트 전극(WL2)에 대해 선택적으로 제거되고,- 역도핑에 의해 제 1 게이트 전극(WL1)과 제 2 게이트 전극(WL2) 사이의 영역에서 반도체 기판의 도핑이 변경되는 것을 특징으로 하는 제조 방법.
- 제 12항 내지 14항 중 어느 한 항에 있어서, 반도체 기판(11)의 메인 표면에 스트립형 절연 트렌치(T)가 형성되고, 상기 스트립형 절연 트렌치(T)는 인접한 메모리 셀 행 사이에 배치되는 것을 특징으로 하는 제조 방법.
- 제 12항 내지 14항 중 어느 한 항에 있어서,- 반도체 기판(21)의 메인 표면에 스트립형의 평행한 트렌치(26)가 형성되고,- 메모리 셀 행이 교대로 트렌치(26)의 바닥에 그리고 인접한 트렌치(26) 사이의 메인 표면에 형성되는 것을 특징으로 하는 제조 방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |