JPH10507592A - 縦型ｍｏｓトランジスタを有する固定記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 縦型ＭＯＳトランジスタを含む第１のメモリセル及び縦型ＭＯＳトランジスタを含まない第２のメモリセルを有する固定記憶装置を製造するために、第１のメモリセル用のソース（１）、チャネル（２）及びドレイン（１１）に相応する積層を有するシリコン基板（１）内にゲート誘電体（１４）及びゲート電極（１５ａ）を設ける孔（３）をエッチングする。隣接するメモリセルを絶縁するために絶縁トレンチ（７）を形成し、、絶縁トレンチの間隔とその幅を好適には等しく形成する。

Description

【発明の詳細な説明】 縦型ＭＯＳトランジスタを有する 固定記憶装置の製造方法 多くの電子システムにとってデータをディジタル形式で固定的に書込むメモリ が必要である。この種のメモリはとりわけ固定記憶装置、読取りメモリ又はリー ド・オンリー・メモリといわれる。 特に音楽をディジタル記憶するような大量のデータには読取りメモリとしてア ルミニウムで被覆されたプラスチックディスク、いわゆるコンパクト・ディスク が使用される。これらのディスクはその被覆内に論理値ゼロ及び１に割当てられ る２種の点状のくぼみを有している。情報はこれらのくぼみの配置内にディジタ ルに記憶される。 コンパクト・ディスクに記憶されたデータの読取りのためディスクは読取り装 置内で機械的に回転する。点状のくぼみはレーザ・ダイオード及び光電池を介し て走査される。その際典型的な走査速度は２×４０ｋＨｚである。プラスチック ディスクには約４Ｇビットの情報を記憶することができる。 読取り装置は、機械的に摩耗し、比較的大容量を必要としかつ緩慢にデータア クセスできるに過ぎない可動部分を含んでいる。更に読取り装置は振動に敏感で あり、そのため可動システムに対しては制約下に使用できるに過ぎない。 比較的少量のデータを記憶するためには半導体、特にシリコンベースの固定記 憶装置がしばしば使用される。これらの記憶装置は多くはメモリセルとしてＭＯ Ｓトランジスタを使用するプレーナ型集積シリコン回路として実現されている。 読出しの際に個々のメモリセルはワード線と接続されているＭＯＳトランジスタ のゲート電極を介して選択される。各ＭＯＳトランジスタの入力端は参照線と、 また出力端はビット線と接続されている。電流がトランジスタを流れるか流れな いかは読出しプロセス中に評価される。相応して論理値ゼロ及び１が割当てられ る。 これらの固定記憶装置の場合技術的にゼロ及び１の記憶は、“トランジスタを 電流が流れない”状態に割当てられる論理値が記憶されるメモリセルにはＭＯＳ トランジスタを形成しないか又はビット線に対する導電接続を形成しないように して行われる。或はチャネル領域内に種々の注入により種々のカットオフ電圧を 有するＭＯＳトランジスタを２つの論理値に対して形成することもできる。 これらの公知のシリコンメモリは大抵はプレーナ形の構造を有する。従って１ メモリセル当り約６〜８Ｆ²の最小所要面積を必要とし、その際Ｆは各技術分野 で最小に形成可能のパターン寸法である。従ってプレーナ型シリコン固定記憶装 置は１μｍ技術では約０．１４ビット／μｍ²の記憶密度に制限される。 米国特許第５０２１３５５号明細書から縦型ＭＯＳトランジスタを有する固定 記憶装置が公知である。この固定記憶装置の製造にはｎドープされた基板内にｐ ウェルを形成する。ｐウェルの表面にｎドープされたドレイン領域を形成する。 縦型ＭＯＳトランジスタの形成にはｐウェル内にまで達するトレンチをエッチン グする。注入によりトレンチの底部にｎドープされた基板と境を接してもよいソ ース領域を形成する。トレンチの側面に沿ってチャネル領域が配設されている。 トレンチの表面にはゲート誘電体が備えられる。トレンチはゲート電極で満たさ れる。隣合うメモリセルは、ドレイン領域を切断しｐウェル内にまで達する平坦 な絶縁領域により互いに絶縁されている。ゼロ及び１はこの装置では、論理値の 一方に対してトレンチをエッチングせず、トランジスタを形成しないようにして 区別される。 本発明の課題は、固定記憶装置の記憶密度を高め、高い歩留まりを保証する半 導体ベースの固定記憶装置の製造方法を提供することにある。 この課題は本発明により、請求項１に記載の方法により解決される。本発明の 他の実施態様は従属請求項に示されている。 本発明方法では第１のメモリセルと第２のメモリセルを含む固定記憶装置を製 造する。第１の論理値を記憶する第１のメモリセルは主面に対して垂直なＭＯＳ トランジスタにより実現される。第２の論理値を記憶する第２のメモリセルはＭ ＯＳトランジスタを形成しないようにして実現される。 固定記憶装置の製造には第１の導電形によりドープされているシリコン基板内 に第１のドープ領域と第２のドープ領域を形成する。第１のドープ領域は第１の 導電形とは反対の第２の導電形によりドープされている。この第１のドープ領域 は全セルフィールドの上に広がっている。この領域は相応して広げられたウェル としても、連続した層としても基板全体の上に形成することができる。第２のド ープ領域は第１の導電形によりドープされており、基板の主面と接している。 ほぼ平行に延びる複数の絶縁トレンチを形成する。これらの絶縁トレンチは主 面に対して平行に条片状の断面を有し、全セルフィールド上に延びている。絶縁 トレンチは主面から第１の導電形によりドープされている基板内にまで達してい る。 第１のメモリセルを形成するために、主面から第１のドープ領域を通って第１ の導電形によりドープされている基板内に達する孔を開ける。孔の表面にはゲー ト誘電体及びゲート電極を備える。その際第２のドープ領域、第１のドープ領域 及び基板はドレイン、チャネル及びソースの役目をする。 第２のメモリセルの形成には相応する部位に孔をエッチングしない。 この第２のメモリセルを行及び列に配置すると有利である。それぞれ２つの列 間に１つずつ絶縁トレンチが配設される。絶縁トレンチに対して横方向に、ゲー ト電極と接続されているワード線が延びている。それぞれ隣合う絶縁トレンチ間 に絶縁トレンチに対して平行に延びている第２のドープ領域はビット線として使 用される。基板は動作電圧が印加される共通の線を表す。 半導体基板としては単結晶シリコンから成る基板を使用すると有利である。 縦型ＭＯＳトランジスタを形成するための孔はそれぞれ、これらの孔が絶縁ト レンチの１つと隣接する第２のドープ領域部分との界面をオーバーラップするよ うに配置すると有利である。それによりより高い実装密度を有する装置を形成す ることができる。 絶縁トレンチを隣接する絶縁トレンチとの間の間隔が絶縁トレンチの幅とほぼ 同じであるような間隔及び幅に形成すると特に有利である。同時に主面に対して 平行な断面を有し、その線形寸法がほぼ絶縁トレンチの幅と同じである孔を形成 する。これは、孔を例えば絶縁トレンチの幅に相当する側長の四角形又は絶縁ト レンチの幅に相当する直径の円形に形成することを意味する。その際孔の断面の 中心点は絶縁トレンチの中心に対してずらされて配置される。 この実施形態において絶縁トレンチの幅が使用される技術で製造可能の最小の パターン寸法Ｆに等しく形成されるならば、メモリセルの所要面積は４Ｆ²とな る。本発明のこの実施形態は、最小に形成可能のパターン寸法Ｆよりも調整精度 が常に優っていることを利用する。１μｍ技術ではそれにより４μｍ²の面積を 有するメモリセルを形成することができる。こうして０．２５ビット／μｍ²の 記憶密度が達成される。従って本発明により製造される固定記憶装置は大量のデ ータを記憶するのに適している。またこの装置は、記憶された情報に対しランダ ムアクセスを可能にし、読出しに機械的駆動機構を必要とせず、また電力も少な くて済みまた可動システムにも使用することができるので、従来のコンパクト・ ディスクメモリの魅力的な代替物である。 ４Ｆ²のメモリセルを有する記憶装置を製造する場合、絶縁トレンチの中心に 対して孔を絶縁トレンチの幅の約半分だげずらして配設すると、隣接するメモリ セル間の絶縁が最大となるので有利である。 記憶装置にセルフィールドを形成する際に同時に記憶装置を駆動するためのＭ ＯＳトランジスタを基板の周辺領域に形成することは本発明の枠内にある。その 際周辺領域内のＭＯＳトランジスタのゲート酸化物及びゲート電極はセルフィー ルド内にゲート酸化物及びゲート電極を形成するのと同じ処理工程で形成するこ とができる。 本発明を実施例及び図面に基づき以下に詳述する。 図１は第１のドープ領域を有する基板を示す。 図２は絶縁トレンチを形成した後の基板を示す。 図３は周辺用領域を覆うマスクを有する基板を示す。 図４は第２のドープ領域及びこの第２のドープ領域の表面に絶縁層を形成した 後の基板を示す。 図５は縦型ＭＯＳトランジスタ用の孔を開け、ゲート酸化物を形成した後の基 板を示す。 図６はドープされたポリシリコン層を形成した後の基板を示す。 図７はドープされたポリシリコン層からワード線をパターン化し、周辺領域に ＭＯＳトランジスタ用ゲート電極を形成し、周辺領域のＭＯＳトランジスタ用の ソース／ドレイン領域を形成した後の基板を示す。 図８は本発明の方法により形成された記憶装置のセルフィールドの平面図を示 す。 例えば１×１０¹⁹ｃｍ^-3のドーパント濃度を有するｎドープされた単結晶シリ コンから成る基板１上に第１のドープ領域２を形成する。この第１のドープ領域 ２は例えば５×１０¹⁶ｃｍ^-3のドーパント濃度でｐドープされる（図１参照）。 第１のドープ領域２は、例えばホウ素の全面的注入又はマスク注入により又はＣ ＶＤエピタキシーによるその場でのｐドープ層を成長させることにより形成され る。この第１のドープ領域２は主面３を含んでいる。第１のドープ領域２は主面 ３に対して垂直に例えば０．５μｍ〜１μｍの厚さを有する。 主面３上に施されているが分かり易くするために図示されていないトレンチマ スクの使用下に、トレンチ４を異方性乾式エッチング処理でエッチングする（図 ２参照）。トレンチ４は後にセルフィールド５が形成される基板１の部分に条片 状に主面３に延びている。トレンチ４は例えば０．５〜１μｍの深さを有する。 トレンチはｎドープされた基板１内にまで達している。主面３に平行にトレンチ ４は最小パターン寸法Ｆ、例えば０．６μｍの幅と例えば１００μｍの長さを有 する。セルフィールド５の範囲内には例えば１６０００個のトレンチが互いに並 列に配置されている。隣合うトレンチ４の間隔は同様に最小パターン寸法、例え ば０．６μｍである。 更にセルフィールド５の外側の基板内に周辺領域を形成する。トレンチのエッ チングの際に周辺領域６の範囲に同様にトレンチ４ａを形成し、このトレンチは 後に周辺領域６内に形成すべき回路部分を絶縁するために使用される。 引続きトレンチ４、４ａを絶縁材で満たす。それには例えば９００℃で熱酸化 を行い、その際ＳｉＯ₂層が約４０ｎｍの厚さで生じる。引続きＴＥＯＳ法でほ ぼ同形のエッジ被覆を有する別のＳｉＯ₂層を析出する。この別のＳｉＯ₂層はト レンチ４、４ａを完全に満たすような厚さに析出される。引続きこの別のＳｉＯ₂ 層及びＳｉＯ₂をシリコンに対する選択的エッチング処理で、例えばＣＨＦ₃、 ＣＦ₄、Ａｒで第１のドープ領域２の表面が露出されるまでバックエッチン グする。このようにしてトレンチ４、４ａはＳｉＯ₂から成るトレンチ絶縁物７ で満たされる。 引続き主面３上に全面的に薄いＳｉＯ₂層８及びＳｉ₃Ｎ₄９を施す。ＳｉＯ₂層 ８を例えば２０ｎｍの厚さにまたＳｉ₃Ｎ₄層９を例えば１００ｎｍの厚さに形成 する。マスク１０を例えばフォトレジストから形成する。マスクは周辺領域６は 覆うが、セルフィールドはマスク１０により覆われないままである。エッチング マスクとしてマスク１０を使用して異方性乾式エッチングプロセスで主面３のセ ルフィールド５の範囲を露出するようにしてＳｉ₃Ｎ₄層９及びＳｉＯ₂層８をパ ターン化する。 砒素を５０ｋｅＶの注入エネルギー及び５×１０¹⁵ｃｍ^-2の線量で注入するこ とにより、絶縁トレンチ７間に１０²¹ｃｍ^-3のドーパント濃度でｎ⁺ドープされ ているそれぞれ条片状の第２のドープ領域１１を形成する。第２のドープ領域１ １の深さは主面に対して垂直にそれぞれ約０．２μｍである（図３参照）。 マスク１０を除去した後８５０℃で熱酸化を湿気雰囲気下に行う。その際第２ のドープ領域１１の表面に自己調整的にＳｉＯ₂から成る絶縁層１２が形成され る。絶縁層１２は約４００ｎｍの厚さを有する（図４参照）。 セルフィールド５内の平坦性を改善するために第２のドープ領域１１を形成す るための注入前にＳｉＯ₂に対し選択的に例えばＨＢｒ、Ｃｌ₂、Ｈｅを使用して シリコンのエッチングを行う。その際セルフィールド内の第１のドープ領域２の 高さは後に形成される絶縁層１２の約半分の厚さに削減される。絶縁層１２を第 ２のドープ領域１１の表面に自己調整的に形成するための熱酸化の際にバックエ ッチングで形成された段が酸化の際の膨潤により相殺され、そのためセルフィー ルド内に平坦な表面が得られる。分かり易くするためにこの工程は個々には示し ていない。 絶縁層１２の形成後周辺領域６内の窒化ケイ素層９及びＳｉＯ₂層８を例えば ＣＨＦ₃、Ｏ₂又はＣＨＦ₃、ＣＦ₄、Ａｒで除去する。 周辺領域６は完全に覆うがセルフィールドでは孔の部位を画定するマスクを形 成する。引続き例えばＡｒでの異方性エッチングプロセスで、それぞれ絶縁トレ ンチ７に接しそれらに一部重なる孔１３をエッチングする。このエッチングプロ セスでセルフィールド５がプログラミングされる。孔１３は主面３に平行に最小 パターン寸法Ｆ、例えば０．６μｍの側長を有するほぼ正方形の断面を有する。 それぞれ隣接する絶縁トレンチの中心に対して孔１３は１／２Ｆだけずらされて 配置される。その際今日の技術では調整精度が常に最小パターン寸法Ｆよりも優 っていることが利用される。孔１３はｎドープ基板１内にまで達している。孔は 例えば１μｍの深さを有する。 マスクの除去後例えば７５０℃で熱酸化を行う。その際露出するシリコンの表 面にゲート酸化物１４が形成される。その際ゲート酸化物１４は、孔１３の側面 及び底部を構成する露出シリコン表面にも、周辺領域６内の第１のドープ領域２ の露出表面にも形成される。異なるドーピングの故に第１のドープ領域２の表面 にある孔１３内のゲート酸化物１４は、基板１並びに第２のドープ領域１１の表 面におけるよりも薄い厚さに成長する。ゲート酸化物１４を第１のドープ領域２ の表面には例えば１５ｎｍの厚さに、基板１及び第２のドープ領域１１の表面に は約３０ｎｍの厚さに形成する（図５参照）。 注入を例えばホウ素で実施する。その際注入エネルギーは例えば２５ｋｐＶで あり、線量は例えば１×１０¹²ｃｍ^-2である。この注入により後に周辺領域６に 形成されるＭＯＳトランジスタのカットオフ電圧が調整される。 引続き例えばドープされたポリシリコンから成る導電層１５を全面的に析出す る。この導電層１５は主として同形のエッジ被覆を備えるように析出される。導 電層１５の厚さは孔１３を完全に満たすように調節される。導電層１５の析出は 例えばＳｉＨ₄でのＣＶＤ法で行われ、その際燐がドーパントとしてプロセスガ スに混和される。この導電層１５は例えば４００ｎｍの厚さに析出される（図６ 参照）。 フォトレジストマスク（図示せず）を形成する。エッチングマスクとしてフォ トレジストマスクを使用して導電層１５を例えばＨＢｒ、Ｃｌ₂での異方性エッ チングプロセスでパターン化する（図７参照）。その際セルフィールド５の範囲 には導電層１５からワード線１５ａを形成する。同時に周辺領域６にはＭＯＳト ランジスタ用ゲート電極１５ｂを形成する。 ワード線１５ａは絶縁トレンチ７に対し横方向に延びている。孔１３内に配置 されているワード線１５ａの部分はそれぞれ基板１、第１のドープ領域２、第２ のドープ領域１１及び各孔１３の側面に配置されたゲート誘電体１４から構成さ れるＭＯＳトランジスタ用ゲート電極を形成する。これらの縦型ＭＯＳトランジ スタのゲート電極は製造過程でそれぞれワード線１５ａと接続される。 引続き周辺領域６に横型ＭＯＳトランジスタを形成するために、ワード線１５ ａ並びにゲート電極１５ｂの垂直側面のＳｉＯ₂層の同形析出及び異方性エッチ ングによりＳｉＯ₂スペーサ１６を形成する。例えば５０ｋｅＶのエネルギー及 び５×１０¹⁵の線量での砒素の注入により周辺領域６にソース／ドレイン領域１ ７を形成する。周辺領域６のＭＯＳトランジスタのソース／ドレイン領域１７が ゲート電極１５ｂ及びワード線１５ａと同じ導電形によりドープされているため 、この注入は付加的なマスクなしで行うことができる。 周辺領域６内に横型ＭＯＳトランジスタを形成するためＭＯＳ技術から公知の ＬＤＤプロフィル、サリシド法及びそれと同類の他の処理工程を行ってもよい。 固定記憶装置を形成するために引続き例えばホウ素−燐−ケイ酸ガラスから成 る平坦化された中間酸化物層を全面的に析出し、そこに接触孔を開ける。接触孔 を例えばタングステンで満す。例えばアルミニウム層の析出及びパターン化によ り金属化面の形成が行われる。引続きパッシベーション層を施す。その際基板１ にも接触部を設ける。それらの標準的工程についてはここでは詳述しない。 本発明により製造される固定記憶装置ではｎドープされた基板１はセルフィー ルド５内の縦型ＭＯＳトランジスタのソース領域と接続される共通の参照線とし て使用される。それぞれ隣合う絶縁トレンチ７間に配設されているｐドープされ た第１のドープ領域２の条片状の部分は縦型ＭＯＳトランジスタ用チャネル領域 として使用される。それぞれ隣接する絶縁トレンチ７間に条片状に延びている第 ２のドープ領域１１がビット線として使用される。 図８は本発明により製造された固定記憶装置のセルフィールド５の平面図を示 す。固定記憶装置はセルフィールド５内に第１のメモリセル１８並びに第２のメ モリセル１９を含んでいる。第１のメモリセル１８及び第２のメモリセル１９の セルの大きさは図８では一点鎖線で記入されている。第１のメモリセル１８には それぞれ第１の論理値が、また第２のメモリセル１９には第２の論理値が記憶さ れる。第１の論理値は第１のメモリセル１８に、第１のメモリセル１８の範囲の 孔１３のエッチング及びゲート酸化物１４及びゲート電極１５の形成によりその ゲート電極がワード線１５ａと接続されている縦型ＭＯＳトランジスタにより記 入される。 第２の論理値は第２のメモリセル１９内に、第２のメモリセル１９の範囲内に 孔をエッチングせず従って後の処理工程で縦型ＭＯＳトランジスタを形成しない ようにして記入される。従って第２のメモリセル１９上に延びているワード線１ ５ａは第２のメモリセル１９の範囲内では縦型のゲート電極と接続されていない 。従って第２のメモリセル１９を相応するワード線１５ａを介して選択する際に 電流は相応するビット線１１を介して流れない。 本発明による製造方法には７つのマスクが必要であり、その際セルフィールド ５と同時に周辺領域６内に横型のトランジスタが形成される。メモリセル１８、 １９の所要面積はこの実施例では４Ｆ²であり、その際Ｆは各リソグラフィで最 小に形成可能のパターン寸法である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レースナー、ウオルフガング ドイツ連邦共和国 デー−81739 ミユン ヘン ハインツエルメンヒエンシユトラー セ ２ (72)発明者 クラウチユナイダー、ウオルフガング ドイツ連邦共和国 デー−83104 オーバ ータン アム オーバーフエルト 50

Claims (1)

1. 【特許請求の範囲】 １．半導体基板（１）の主面（３）に、第１の論理値を記憶し主面（３）に対し て垂直な少なくとも１つのＭＯＳトランジスタを含む第１のメモリセル（１８） と第２の論理値を記憶しＭＯＳトランジスタを含んでいない第２のメモリセル（ １９）とを有するセルフィールド（５）を形成し、 半導体基板（１）が第１の導電形によりドープされており、かつ第１の導電形 と反対の第２の導電形によりドープされセルフィールド（５）の範囲内で主面（ ３）と接する第１のドープ領域（２）を備えており、 主面（３）から第１のドープ領域（２）を通って半導体基板（１）内にまで達 するほぼ並列して延びている複数の条片状の絶縁トレンチ（７）を形成し、 第１のドープ領域（２）よりも浅くかつ主面（３）と接している第１の導電形 によりドープされている第２の領域（１１）を形成し、 縦型ＭＯＳトランジスタを形成するために主面（３）から第１のドープ領域（ ２）を通って半導体基板（１）内にまで達しその表面にゲート誘電体（１４）及 びゲート電極（１５）を設けられている孔（１３）を開ける 固定記憶装置の製造方法。 ２．それぞれ縦型ＭＯＳトランジスタ形成用の孔（３）を絶縁トレンチ（７）の １つと隣接する第２のドープ領域（１１）の部分との界面をオーバーラップする ように開ける請求項１記載の方法。 ３．絶縁トレンチ（７）を、隣接する絶縁トレンチ（７）間の間隔がほぼ絶縁ト レンチ（７）の幅と同じであるような間隔及び幅に形成し、 主面（３）に対して平行な断面を有する孔（１３）を絶縁トレンチ（７）の幅 にほぼ等しい線形寸法に形成し、 孔（１３）の断面の中心点を絶縁トレンチ（７）の中心に対してずらして配設 する 請求項２記載の方法。 ４．孔（１３）の断面の中心点を絶縁トレンチ（７）の中心に対して絶縁トレン チ（７）の幅の半分だけずらして配設する請求項３記載の方法。 ５．絶縁トレンチ（７）を形成するためにトレンチマスクの使用下に異方性乾式 エッチングプロセスで絶縁材で満たされるトレンチ（４）をエッチングする請求 項１乃至４の１つに記載の方法。 ６．セルフィールド（５）内の第２のドープ領域（１１）の表面に絶縁層（１２ ）を備え、 孔（１３）を孔マスクの使用下に異方性乾式エッチングプロセスによりエッチ ングし、 ゲート酸化物（１４）を形成するために熱酸化を行い、 ゲート電極を形成するためにほぼ同形のエッジ被覆を有する導電層（１５）を 全面的に析出し、孔（１３）をほぼ満たし絶縁トレンチ（７）に対し横方向に延 びる条片状のワード線（１５ａ）を形成する 請求項７記載の方法。 ７．主面（３）上にＳｉＯ₂及びＳｉ₃Ｎ₄から成る二重層（８、９）を施し、 第２のドープ領域（１１）を形成するための注入後この二重層（８、９）をセ ルフィールド（５）の範囲で除去し、 絶縁層（１２）を第２のドープ領域（１１）の表面に熱酸化により形成し、そ の際セルフィールド（５）の外側の表面の酸化を二重層（８、９）により回避、 二重層（８、９）を絶縁層（１２）の形成後除去する 請求項６記載の方法。 ８．二重層（８、９）を施す前にセルフィールド（５）の範囲内でＳｉＯ₂に対 して選択的にシリコンを腐食エッチングする請求項７記載の方法。 ９．ゲート酸化物（１４）を形成するための熱酸化の際に同時にＭＯＳトランジ スタ用のゲート酸化物層をセルフィールド（５）の外側の周辺領域（６）内に形 成し、 導電層（１５）を、同時にＭＯＳトランジスタ用のゲート電極（１５ｂ）が同 辺領域（６）内に形成されるようにパターン化する 請求項６乃至８の１つに記載の方法。 １０．周辺領域（６）のＭＯＳトランジスタのゲート電極（１５ｂ）の側面に側 面絶縁物（１６）を備え、 注入によりＭＯＳトランジスタ用のソース／ドレイン領域（１７）を周辺領域 （６）に形成し、その際側面絶縁物（１６）を備えたゲート電極（１５ｂ）をマ スクとして使用する 請求項９記載の方法。