CN101258590B - 带有隔离区的半导体器件制造方法及该方法制造的器件 - Google Patents
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Abstract
本发明提供了一种制造半导体器件的方法，包括：形成沟槽隔离结构；暴露出所述沟槽隔离结构28而留下所掩蔽的其他沟槽隔离结构；选择性地刻蚀掩埋层以形成有源器件区(34)下面的腔体(32)。所述有源器件区(34)由暴露沟槽(28)中的支撑区域支撑。掩埋层可以是硅衬底上的SiGe层。
Description
技术领域
本发明涉及一种带有隔离区半导体的制造方法以及用该方法制造的半导体器件，具体地，不排除涉及一种隔离半导体器件的区域的方法，可以将所述半导体器件的区域集成到标准CMOS工艺以及相应的器件。
背景技术
通常要求将单独半导体衬底上的分立器件彼此隔离。
这一需求的特定示例体现在将高功率和/或高电压器件与逻辑电路或模拟电路集成。通常，这些功率集成电路使用掩埋掩埋层或多阱注入(垂直隔离)结合浅沟隔离(STI)结构或深沟隔离(DTI)结构。
这种器件受到寄生效应的影响，诸如双极型晶体管切换、闭锁和衬底少数载流子注入。该技术尽管不能消除寄生效应，但是可以减少该效应，但是这些技术往往导致器件性能下降。
在某些情况下，这种寄生效应应该完全去除以保证可靠的性能，尤其是在恶劣环境中工作的器件。这些器件可以使用绝缘体上的硅(SOI)工艺。典型的绝缘体上的硅工艺可以使用P型衬底，掩埋氧化物层(BOX)作为绝缘体在整个衬底的上表面延伸，半导体层(典型地是硅)覆盖在掩埋氧化物层上。在硅层中的器件可用DTI结构彼此分离。
然而，逻辑器件的特定参数，例如寄生电容和静电放电保护等受到掩埋氧化物层的影响，因此常规的CMOS工艺需要进行一些调整。由于这些器件不能简单的通过现有的常规CMOS工艺线，则必然导致成本增加。
SOI工艺中的先进示例是菲利浦的一种公知为先进双极型CMOSDMOSDE(ABCD)工艺的飞利浦半导体工艺，它允许在单独的衬底上的双极型、CMOS和DMOS的制造。该工艺是在掩埋氧化物层上的绝缘体上的硅工艺。
在US2005/0020085(Lee和Hsu)中详细描述了一种先前使用的工艺。该方法中，在Si衬底上生长出了外延SiGe层和一层外延Si薄层。接着是一系列的复杂工艺步骤：沉积栅极电介质和多晶硅。沉积光致抗蚀剂并对其构图，刻蚀第一组STI沟槽延伸通过SiGe层。然后，刻蚀掉与沟槽相邻的小区域SiGe层。然后沟槽用绝缘体填充，留下小的未被刻蚀的SiGe层区域则没有被填充。
接下来，沉积另外的光致抗蚀剂层并对其进行构图。在第二步形成过程中，在已经刻蚀掉SiGe层的小区域上面，暴露出第一STI沟槽及所述沟槽周围的小区域，并且暴露出其他位置处的表面。然后执行刻蚀，以刻蚀通过被刻蚀掉的SiGe层小区域上面的层，以及形成第二STI沟槽。然后刻蚀掉所述第一沟槽之间的剩余SiGe层。所述上层由氧化物插头支撑，尽管上下文中没有清楚地示出了所述插头是如何以及什么时候形成的。用绝缘体填充沟槽。
上述方法没有完全描述的是其中没有描述关于氧化物插头形成的描述。因此，该方法的任何实现比上述工艺步骤更复杂。
这一工艺过程有许多缺点。形成两个图案、只形成第一和第二STI沟槽以及在每一个构图步骤之后多个工艺步骤意味着该工艺的费时、复杂与昂贵。其次，该工艺受工艺变化影响，例如第二沟槽与第一沟槽深度不同。再次，该工艺要求特定的设计准则，这将进一步增加成本和复杂性。
US6537894中描述了另外一种现有技术。该方法中，同样是先后形成硅衬底，SiGe层和硅层。和US2005/0020085一样，US6537894中也要求两个沟槽刻蚀步骤。首先，沉积SiN硬掩模来限定有源区。然后，将光刻掩模用于暴露有源区边缘处的小区域。这些区域将被刻蚀以及形成沟槽，然后用形成支撑的电介质填充所述沟槽。然后，去除光刻掩模，使用硬SIN掩模通过刻蚀限定了有源区。而电介质支撑仍然存在。
该方法比US2005/0020085中描述的方法简单。然而，由于在支撑形成期间这些区域的侧壁是暴露的，因此它们可能受到损坏。对于非常小的器件来说，这将是致命的。
此外，以上两种方法均与菲利普ABCD工艺不兼容。
因此，需要有一种替换的工艺，用于提供完整的可用于隔离功率半导体器件上的一个区域的完全隔离，而在同一衬底上的其他区域能够与低功率逻辑或控制电路兼容。
发明内容
根据本发明的一个方面，提供了一种制造包括至少一个隔离有源区的半导体器件的方法。该方法包括：提供第一半导体材料的衬底(10)；在所述衬底上沉积第二半导体材料的掩埋层(12)；在所述第二半导体材料上沉积第三半导体材料的器件层(14)；刻蚀至少部分地延伸穿过器件层(14)的沟槽(20)；在所述器件层上侧向间隔地形成多个沟槽隔离结构(24)以包围器件层的隔离结构(34)，其中所述沟槽隔离结构(24)包括沟槽(20)中的至少一个，所述至少一个沟槽(20)具有提供于其上的支撑绝缘体(56、112)，其中所述支撑绝缘体(56、112)部分地填充沟槽(20)、并留下至少一部分掩埋层(12)通过沟槽(20)露出；以及选择性地通过所述留下露出的部分掩埋层(12)来刻蚀掩埋层(12)，以从所述隔离区(34)下面去除所述掩埋层(12)，其中支撑绝缘体(56、112)用于在从隔离区(34)下面去除所述掩埋层(12)之后支撑隔离区域(34)。
选择性刻蚀步骤可以形成至少一个腔体，在由至少一个支撑结构支撑的腔体上留下多个绝缘区域。
不同于US2005/0020085中描述的方法，沟槽被部分地填充以提供支撑，而非全部地填充以允许刻蚀沟槽。而在US2005/0020085中，按照这种方式刻蚀和填充第一组沟槽：使得不能从沟槽中刻蚀掉掩埋层。其解决办法是在US2005/0020085中通过刻蚀其他的沟槽以接近所述掩埋层，因此需要两个沟槽刻蚀步骤。
在本发明中的部分填充方法避免了上述问题。
实施例中，部分填充沟槽既可以仅沿沟槽长度方向的一部分设置绝缘体，也可以在沟槽侧壁上提供绝缘体，留下通过侧壁上绝缘体中的空隙相连的掩埋层。
具体地，形成多个沟槽隔离结构的步骤可以包括：在至少一个沟槽 隔离结构上设置掩模以限定至少一个掩模沟槽区，留下至少一个沟槽隔离结构暴露作为至少一个暴露的沟槽区；以及
刻蚀至少一个暴露的沟槽区，以从所述至少一个暴露的沟槽区的隔离沟槽中去除所述沟槽填充绝缘体，使暴露出所述至少一个暴露的沟槽区捏的掩埋层。
该工艺对工艺变化较不敏感，不会对非有源区的侧壁造成显著破坏。另外，该工艺较为简单。
在一些实施例中，在选择性地刻蚀掩埋层的步骤中，屏蔽沟槽隔离体保护了器件层的至少一个有源区域下面的掩埋层，以形成与衬底相接的有源区。
与衬底相接的有源区不在掩埋氧化物层上方，可用于形成控制或逻辑电路，典型地包括多个器件。由于该区域不在掩埋氧化物层的上方，它按照与常规COMS工艺相同的方式与衬底相连，并且可以可以使用常规工艺。在一些实施例中，隔离的有源区域可用于高功率和/或高电压半导体部件，例如单个输出晶体管。功率或电压将取决于应用，但是例如以包括具有从适当的3V到至少30V或100V直到1000V甚至更高输出电压的功率输出晶体管。
具体地，第一和第三的半导体材料可以是相同的。实施例中，第一和第三材料是硅，第二半导体材料是SiGe。
在实施例中，形成多个沟槽隔离结构的过程中，隔离结构均为浅沟隔离结构，没有延伸地如同掩埋层那样深。在这种情况下，刻蚀暴露的沟槽隔离结构的步骤可以包括从暴露沟槽区的隔离沟槽中去除沟槽填充的绝缘体，然后在暴露沟槽上进行各向异性刻蚀以加深暴露沟槽，使得所述沟槽延伸至暴露沟槽中的掩埋层，形成深沟隔离结构。
这样，浅沟和深沟都能形成，深沟提供彻底的绝缘，而浅沟用于其他目的，例如分离逻辑或控制晶体管或者作为晶体管本身的一部分。
例如，可以将场效应晶体管设置为通过深沟隔离结构，所述深沟结构在有源层层中具有第一导电类型的源极扩散，与第二导电类型(与第一导电类型相反)源极扩散相邻的本体，与所述本体相邻的第一导电类型漏极区，以及第一导电类型的源极扩散，其掺杂度高于与漏极区接触 的漏极区。
所述器件可以包括多个在漏极区中纵向延伸的浅沟隔离结构，从本体区到漏极扩散，所述多个浅沟隔离结构在漏极区上侧向间隔开。浅沟隔离结构可以作为介电表面降场(RESURF)结构以提高器件性能。
实施例中，所述方法可以在选择性刻蚀第二半导体材料以形成腔体的步骤后，包括在暴露沟槽侧壁上而不是在腔体中沉积绝缘薄层的步骤，并且在填充腔体的步骤之前刻蚀所述腔体以增加其厚度。
这提供了改善了器件隔离的较厚掩埋氧化物层，具体地可以减小寄生电容。上述现有技术工艺中并没有这一步骤，并且实际上这一步骤也和那些工艺不兼容。
用于限定沟槽隔离结构的屏蔽的形状同样很重要。
形成多个沟槽隔离结构步骤能够在周边区域中形成隔离沟槽结构，所述隔离沟槽在隔离的有源区周围延伸，并且形成掩模的步骤形成了具有从隔离沟槽结构上方的隔离有源区向周边区域延伸的多个掩蔽区。这样，刻蚀暴露沟槽隔离结构步骤可以形成与暴露沟槽中的掩蔽区相对应的支撑结构。
在实施例中，所述掩模可以形成为十字形状，位于所述隔离有源区上方中心并且在所述隔离沟槽上方延伸至周边区域。
替换地，所述掩模可以具有掩蔽区，从隔离沟槽上方的周边区域延伸至多个有源区的角落上方的隔离有源区。
在实施例中，形成多个沟槽隔离结构的步骤包括：对掩埋层进行选择性刻蚀通过沟槽以形成刻痕(notch)，以及在除了所述刻痕之外的沟槽侧壁上沉积绝缘层，以使得所述掩埋层通过所述刻痕暴露出来。
这样，选择性刻蚀只需要进行的足够长以形成刻痕。这减小了该步骤的工艺难度，并且允许更宽松的工艺参数，提高了生产量。
在实施例中，对掩埋层构图，并且将沟槽形成为限定由沟槽围绕的有源区，所述沟槽具有只在有源区的部分外围上存在的掩埋层，使得形成刻痕的步骤只在有源区的外围部分中形成绝缘层，使得形成所述绝缘层在有源区的周围而不是全部外围衍射的掩埋层处形成所述绝缘层。
根据本发明的另一方面，提供了一种半导体器件，包括：第一半 导体材料的衬底(10)；在衬底上的第二半导体材料的掩埋层(12)；在第二半导体材料上的第三半导体材料的器件层(14)；至少部分地延伸穿过器件层(14)的沟槽(20)；在所述器件层上侧向间隔的多个沟槽隔离结构(24)，其包围器件层的隔离结构(34)，其中所述沟槽隔离结构(24)包括沟槽(20)中的至少一个，所述至少一个沟槽(20)具有提供于其上的支撑绝缘体(56、112)，其中所述支撑绝缘体部分地填充沟槽(20)，其中所述掩埋层(12)不出现在隔离区域(34)上，其中支撑绝缘体(56、112)用于支撑隔离区域(34)。
附图说明
为了更好的理解本发明，将参考附图描述作为示例的实施例。
图1-图7是根据本发明实施例第一种方法的各个步骤以及根据本发明所得到的器件的侧视图；
图8和图9示出了图1-图7所示方法中两个步骤的俯视图；
图10和图11示出了图1-图7所示方法变体的俯视图；
图12-图14示出了根据本发明另一个实施例的第二种方法的侧视图；
图15-图18示出了本发明另一个实施例的第三种方法的侧视图；
图19和图20示出了可以在根据本发明实施例的器件一部分中制作的高电压部件；
图21-图23示出了可以在根据本发明实施例的器件一部分中制作的另一个高电压部件；
图24示出了根据本发明的集成电路器件的实施例；
图25-图27示出了根据本发明另一个实施例的第四种方法的侧视图；
图28示出了根据本发明另一个实施例的第五种方法的侧视图；
图29示出了本发明另一个实施例的第六种方法的侧视图；以及
图30-图36示出了根据本发明另一个实施例的第七种方法的俯视图和侧视图。
在不同的图中，相同或相应的部件用相同的参考数字表示。示意图没有按照实际比例，尤其是垂直方向为了更为清晰而被拉长了。绝缘区域用点状图示表示。氮化物区域点的密度比氧化物区域点的密度高；SiGe区域用垂直线图示表示，金属化层用粗斜线图示表示。
具体实施方式
根据本发明的制造半导体器件的方法的第一实施例将参考图1-图9进行描述。
首先，提供了一种具有SiGe薄掩埋外延层12和上层硅外延层14的硅半导体衬底10图1。因为在最后的器件中，诸如晶体管这样的部件形成于上层14中，将该层称作器件层14。在实施例中，SiGe层12包含25％的Ge，其厚度为20nm，上层硅层14的厚度为300nm。在替换实施例中，任何适合的材料和厚度都是可以的，例如，掩埋层的厚度可以从10nm到100nm，上层器件层的厚度可以从100nm到10μm。
如图2所示，在外延层上形成一对绝缘层，包括氧化物薄层16厚度为10nm和氮化物层18厚度为80nm，所述绝缘层与由氧化物22填充的隔离沟槽20共同形成了浅沟隔离STI结构24。在这个实施例中，隔离沟槽20在整个器件层14和掩埋层12的厚度上延伸。该步骤相对是标准的，因此不在此做进一步描述。同样，任何适合的材料和厚度都是可以的，例如，氧化物层的厚度可以从5nm到100nm，氮化物层的厚度可以从10nm到500nm。事实上，在替换实施例中仅使用了一个绝缘层。
在常规STI工艺中，下一步将是去除氮化物层18。然而在这个实施例中，将另外的氮化物层26形式的掩模层沉积为其厚度为20nm到1000nm，示例中是100nm。如图3所示，沉积掩模，并且对另外的氮化物层26构图以暴露出一些浅沟而不是另一些沟槽。下文中将所暴露的STI结构24称为暴露的沟槽区28，以及将掩模STI结构称为掩模沟槽区30。
需要注意的是，图3是高度示意性的，并且在实际实施例中，掩模沟槽区30将存在于沿沟槽20长度方向上的不同位置，如图8-图11所示。因为要在同一个图里既要表示暴露的沟槽区28又要表示掩模沟槽区30，所以采用图3-图7以及图12-图18。
本领域普通技术人员应该理解在替换实施例中，另外的氮化物层26可以用其他掩模层26来代替，例如光致抗蚀剂层。
使用的掩模形状将随后描述。
接下来，将氧化物刻蚀用于把氧化物22从暴露沟槽区28中去除，留下空的沟槽，同时留下在掩模沟槽区30中存在的氧化物22。
如图4所示，然后将选择性SiGe刻蚀用于刻蚀掉与暴露沟槽隔离结构相邻的掩埋层12，留下腔体32。氮化物层26作为硬掩模。
注意，腔体32彻底地钻蚀了器件层14的中心区34，所述中心区4将形成隔离有源器件区34。这一区域34由掩模沟槽区30支撑在腔体32上方，这将在随后描述。另外，注意掩模沟槽隔离结构30阻碍了SiGe刻蚀，使上层硅外延层14上的与衬底相连区域38下方的剩余SiGe区域免受刻蚀。
如图5所示，随后进行氧化以填充腔体32，以在其中形成氧化物填充物40(称为局部掩埋氧化层40)和在暴露沟槽隔离结构28的沟槽侧壁上形成氧化物侧壁42。
接下来，将高密度等离子沉积工艺用于利用填充氧化物44填充所述沟槽，随后是平面化工艺，形成如图6所示的结构。
然后将回蚀(etch back)或者化学机械抛光工艺用于去除氮化物层26和填充氧化物44的上半部分，然后是氮化物去除工艺以去除氮化物层18，从而形成图7所示的结构。这一结构具有完全被局部掩埋氧化物层40和填充沟槽中的氧化物44隔离的隔离区34。掩埋氧化物层40之所以称为局部，是因为它仅隔离了隔离掩埋层14的一部分。这个结构也具有与衬底相连区域38，该区域通过剩余的SiGe区域36与衬底相连。
用于实现氮化物层26构图的上述掩模的设计很重要。因为掩模最终定义了局部掩埋氧化物层(LOBOX)形成的区域，将其称为LOBOX掩模50。LOBOX掩模需要对其构图以保证在这些区域的彻底钻蚀之后，即使在图4所示的步骤中所述隔离有源区34仍然受到支撑。
一种适合的掩模形状如图8所示，它示出了STI沟槽结构24上方掩模50的俯视图，所述STI沟槽结构24完全包围有源区34，并使之与周边区域52隔离。掩模的形状呈十字形，从STI沟槽24上方的有源区 34延伸至周边区域。掩模50所掩蔽的区域54在STI沟槽24上延伸，限定了掩蔽区30。
如图3所示，在刻蚀掉暴露沟槽28中的氧化物后，所述掩模形成如图9所示的结构，其中沟槽区28围绕着有源区34。除了掩蔽区30中的支撑氧化物结构56外，暴露沟槽区28均是空的。因此在暴露沟槽29中去除氧化物的刻蚀步骤期间，暴露沟槽区没有被刻蚀。值得注意的是，在这个实施例中，刻蚀是各向异性刻蚀以保证支撑结构56仍然存在。
在SiGe的刻蚀步骤中，所述刻蚀完全钻蚀仍由支撑结构56支撑的区域34。
因此，本方法允许有源区34的完全电介质隔离，允许将区域34用于高电压或功率部件。然而，其他区域38仍然保持与衬底10接触，并且它们可以用于常规的逻辑和控制电路，因此可以按照标准方式制造。
替换的掩模形状58如图10所示。该掩模提供从STI沟槽结构24上周边区域52一直延伸到有源区域34的每个边角的掩蔽区54。这限定了沟槽相应的掩蔽区域30。如图11所示，在将掩模用于从STI沟槽中去除氧化物后，其结果是在有源区34每个边角处暴露沟槽28中形成支撑结构56。
也可以使用其他掩模形状，并且掩蔽区58以及掩蔽区30以及相应的支撑结构54的个数也不局限于4个。例如，可以使用在STI沟槽结构24上具有6个掩蔽区的掩模，其中没有一个或仅有几个区域在有源区34的边角处。有源区也可能是其他非矩形形状，它将需要不同的掩模图案以及不同的支撑结构图案。
图12-图14示出了替换实施例。直到图3所示的步骤为止，该工艺与上述方法相同，唯一不同之处在于该实施例采用了较深的掩埋层。在图12-图14所示的方法中，沟槽隔离结构和暴露沟槽区28没有延伸到SiGe层12所在的深度，如图12所示。
接下来，如图13所示，使用各向异性刻蚀来刻蚀暴露沟槽区28，以加深了这些沟槽，使得它们到达SiGe掩埋层12。后续工艺与上述方法相同，具体参见图4-图7，最终得到图14所示的结构。
最终结构有掩埋氧化物层40、浅沟隔离结构60和深沟隔离结构62。 浅沟隔离结构与掩蔽沟槽区30(图13)相对应，深沟隔离结构与暴露沟槽区28相对应。因此，该方法允许形成浅沟和深沟两者，其深度可以独立控制以最优化高压性能。
精细加工如图15-图18所示，该步骤允许控制LOBOX层40的厚度。精细加工将参考具有浅沟和深沟两者的结构进行描述，如图12-图14所示，但是精细加工同样可应用于图1-图7所示的结构中。
在这个方法中，当刻蚀掉掩埋层12(图15)后，将氧化物薄层70沉积到暴露沟槽28的侧壁上，优选地其厚度是5nm到20nm，示例中是10nm(图16)。选择所使用的沉积工艺以具有较差的阶梯覆盖，例如高密度等离子(HDP)沉积或者等离子增强化学气相沉积(CVD)氧化物。
接下来，将对于氧化物选择性的各向同性硅刻蚀用于扩大腔体32的厚度(图17)。氧化物薄层70保护了暴露沟槽区28的侧壁。
后续工艺将按前面一个实施例的描述进行，最终形成图18所示的结构。LOBOX层40的厚度可以通过调整图17所示步骤中的刻蚀量进行控制。
在可能与任何一个上述实施例结合的另外变体中，用于再填充暴露沟槽区28的材料不使用HDP氧化物，而使用具有高介电常数k的材料。这样可以提高在隔离有源区中形成的器件的电压处理能力。因此，在隔离有源区形成的高电压器件的性能可以在不影响在别处形成的器件的同时获得提高。
在形成上述结构后，工艺将继续以形成器件。将参考图19和图20描述可以在有源区34中制造的示例高电压器件。
该器件使用浅沟隔离结构60和深沟隔离结构62两者，因此可以参考如图12-图14所述的方法来制造。通过参考图15-图18所述方法控制LOBOX层40的厚度，可以优化所述器件。
例如，通过p-注入在一部分有源区34中形成P型本体区80。其余有源区形成n型漏区82。将n+型源极触点84设置在p型本体区中，以及将p+型本体触点86设置在源极触点84与漏极区82相对的一侧上。n+型漏极触点88在所述漏极与本体区80相对的一侧上接触漏极区82，并且由浅沟隔离结构60与本体区80间隔开。
栅极绝缘层90在本体80和一部分漏极区82上从源极触点84延伸，并且将栅极92设置在栅极绝缘体90上。源极金属94与源极触点84和本体触点86相接触，漏极金属96与漏极触点88相接触。栅极和金属可由合适的导体制成，包括金属、多晶硅、合金或任意其他导电材料。
注意，STI结构60形成了场板结构(field plated structure)，旨在通过使用施加在栅极的电压来增强晶体管的性能。STI结构在漏极区82中延伸并且与本体区82隔离，如图20俯视图所示。
在所示示例中，栅极92在STI结构60上延伸。
器件是通过深沟隔离结构62以及LOBOX层40完全隔离的高电压器件。
注意，半导体器件的其他区域(图19和图20中未示出)可以包括半导体掩埋层以及与衬底相连的器件区。
尽管图19和图20所示的结构是单边结构，双边结构也可以利用侧向延伸的中央漏极形成双边结构，并且两个源极触点也可以在漏极两侧一边一个的侧向延伸但是纵向与中央漏极间隔开。
本领域普通技术人员会熟悉其他许多可能形成的器件结构。
图21-图23示出了图19和图20所示结构的改进结构，以产生电介质RESURF结构。图21示出了是俯视图，图22和图23分别示出了沿图21中B-B线和C-C线的图。图中结构与图19和图20所示结构的不同之处在于STI沟槽结构60垂直延伸至LOBOX层40。在这中情况下，STI结构用作电介质RESURF结构。另外，STI结构(图23)与不含沟槽的区域(图22)侧向地改变，这一点最容易在图21中看到。STI结构从全部本体区80内一直延伸到漏极触点88。
注意，尽管栅电极92可以任意地如同图19和图20的结构，在该结构中所述栅极电极92没有示出为在STI沟槽结构60上方延伸。
图24所示出了完整的器件，包括衬底10、LOBOX层40和深沟隔离结构62，限定了具有如图19和图20所示的高电压器件98的隔离有源区34。将多个低电压晶体管100设置在与衬底相连的有源区38中的隔离有源区34外侧。剩余的SiGe层36仍然可见。这些器件都是在器件层14上用常规CMOS工艺制成的。
因此，该方法允许一些器件处于隔离状态，而另一些则可与衬底相连，这为集成多种不同器件(例如功率器件和逻辑电路)提供了更大的可能性。
在上述实施例中，通过在沿沟槽长度方向上的不同位置设置掩蔽区30来部分地填充沟槽20。许多其他实施例采用另一种方法对沟槽实施部分填充，即侧壁沉积，将借助图25-图36进行描述。
参考图25和图26，在该方法中，连通沟槽(access trench)20贯穿上绝缘层18和16、器件层14以及SiGe层12直至衬底10。然后，执行少量另外的刻蚀以选择性地刻蚀掉与连通沟槽20相邻的SiGe层12的小区域，在与连通沟槽20相邻的SiGe层上留下小刻痕110，如图25所示。
然后，通过如图26所示的不良阶梯覆盖的方法沉积电介质保护层112，用侧壁电介质层114覆盖所述侧壁，以及用电介质层16覆盖顶部。这样，刻痕110是唯一没有保护的区域，可以被刻蚀掉。
因此，在这种情况下，SiGe层不是在单个步骤中被全部刻蚀的。
下面将详细介绍这种方法的使用。然而概括地说，这个方法可以实现(SiGe)层和周围材料的刻蚀之间足够的选择性。该方法也可以实现SiGe层和电介质层18、16的硬掩模的刻蚀之间的更大选择性。另外，可以形成沟槽20中光滑的侧壁。
当不使用图25和图26所示的方法同样可以实现这些目标时，电介质保护层112的使用使得可以使用常规工具实现SiGe层的这种刻蚀，尤其是刻蚀参数的控制不需要像在不实用该保护层112时一样精确。具体地，刻蚀选择性变得不那么关键，以至于精确的刻蚀参数也不那么关键。所以，使用如图25和图26所示的方法可以节约成本。
图27示出了使用所述保护层112的第一种方法，在这种方法中，简单地刻蚀掉SiGe层，以在图26所示的步骤后限定了腔体32。如图27所示，保护层112相当于硬质屏蔽。这种方法改进了成型，尤其是需要有很长的水平腔体32时。这样，形成长腔体不需要加深连通沟槽20，也不需要破坏被保护层112保护起来的连通沟槽的侧壁。
注意，另一种方法是替换地继续刻蚀，直到保护层112本身被刻蚀 掉，如图28所示。
如果需要较厚的腔体，则在图27所示的步骤后进行另外的各向同性硅刻蚀，留下如图29所示的具有较厚腔体32的结构。在如图28所示的步骤后可以执行类似的方法。如上所述，参考图5-图7，腔体32可以被绝缘体填充(图中未示出)。
图30-图35示出了一种替换的方法。在这个方法中，SiGe掩埋层12并没有形成于整个衬底表面，但是却对其进行了构图。它可以通过如下方法实现，例如，在不需要SiGe的硅衬底10上形成掩模材料层，然后在整个衬底10上沉积SiGe层32，包括所存在的掩模上面，再去除掩模以及掩模顶部上面的任意SiGe，随后继续形成外延层14、本体层16和源极层18。
因此，当连通沟槽20形成后，器件结构如图30所示。其中硅层支撑区域120中的SiGe掩埋层12消失了。图31示出了这种结构的俯视图，从中可以看出，连通沟槽20围绕在SiGe区122周围，支撑区域120围绕SiGe区域的三边，留其一边上的沟槽处暴露出SiGe区域。
接下来，如图32所示，使用上述具有不良阶梯覆盖的工艺来沉积保护层112。然后进行短时间的硅各向同性刻蚀，留下如图33侧视图和图34俯视图所示的结构，其中腔体32并没有在中心区域34下方的在整个宽度上延伸。各图可以清楚地示出剩余支撑区域120和保护层122。
进一步执行释放刻蚀(release etch)以如图35(侧视图)和图36(俯视图)所示的完全钻蚀来释放所述中心区域34。在这种情况下，所述中心区域34由这里作为支撑层的保护层112支撑。
因此，在最后的释放刻蚀期间，保护层仅用来支撑中心区34，并且这样将释放更大的自由结构。释放刻蚀可以是简单的各向同性的非选择性刻蚀，它不要求复杂的参数，相应地可以优化以避免在刻蚀期间干扰中心区域34。可以在已经将另外的支撑(例如，来自金属等)提供给中心区域34之后，在后续处理阶段执行最终的释放刻蚀。
注意，尽管在以上描述中描述了短时间硅刻蚀以形成图33和图34所示的结构，而后用释放刻蚀形成图35和图36所示的结构，实施例可以使用单步刻蚀实现这两个步骤。
还要注意，图30-图36所示的结构不要求有掩蔽区30。
上述实施例仅作为一个实例，本领域普通技术人员知道还有许多其他可能的变化。
具体地，在特别优选的实施例中，掩模支撑结构56和沟槽侧壁上的电介质层112用来支撑有源区34。
形成的晶体管和器件的类型不限于所采用的方法。
例如，不一定需要硅作为器件层和衬底，SiGe作为掩埋层。在一个替换方法中，SiGe可以作为掩埋层，硅作为器件层。实际上，只要掩埋层材料可以实现适合的选择性刻蚀，任何半导体材料都是可行的。
如果没有填充腔体，可以制作悬空的硅。
所使用的各种掩模形状也可以变化。
这个方法不仅适用于高功率或高电压器件，而且适用于希望或要求器件隔离的任何情况。
尽管上面描述的都是分离的暴露沟槽隔离结构和掩蔽沟槽隔离结构，但是一个或多个相连暴露沟槽隔离结构或一个或多个相连屏蔽沟槽隔离结构也是可能存在的。这种相连结构可被视为单个暴露或掩蔽沟槽隔离结构。
本发明扩展到落在如所附权利要求所限定的本发明范围内的全部这些变化。
尽管所附权利要求书是针对特定的特征组合，但是可以理解本发明公开的范围还包括任何这里明确或不明确指出的或概述性的新颖特征或特征组合，无论它是否与在任何权利要求书中相同的发明有关，无论它是否和本发明一样缓解了相同的技术问题。
在独立实施例中描述的特征可以组合在单个实施例中。反之，为了简洁，许多在单个实施例中描述的特征也可以在独立的或任何适合的次级组合。因此，在本发明受理过程或任何后续申请期间，申请人请注意新的权利要求书有可能涉及这些特征和或特征组合。
Claims (17)
1.一种制造包括至少一个隔离有源区的半导体器件的方法，包括：
提供第一半导体材料的衬底(10)；
在所述衬底上沉积第二半导体材料的掩埋层(12)；
在所述第二半导体材料上沉积第三半导体材料的器件层(14)；
刻蚀至少部分地延伸穿过器件层(14)的沟槽(20)；
在所述器件层上侧向间隔地形成多个沟槽隔离结构(24)以包围器件层的隔离有源区(34)，其中所述沟槽隔离结构(24)包括沟槽(20)中的至少一个，所述至少一个沟槽(20)具有提供于其上的支撑绝缘体(56、112)，其中所述支撑绝缘体(56、112)部分地填充沟槽(20)、并留下至少一部分掩埋层(12)通过沟槽(20)露出；以及
选择性地通过所述留下露出的部分掩埋层(12)来刻蚀掩埋层(12)，以从所述隔离有源区(34)下面去除所述掩埋层(12)，其中支撑绝缘体(56、112)用于在从隔离有源区(34)下面去除所述掩埋层(12)之后支撑隔离有源区(34)。
2.根据权利要求1所述的方法，其中选择性刻蚀的步骤形成至少一个腔体(32)，在只由所述至少一个支撑绝缘体(56、112)支撑的腔体(32)上方留下多个隔离有源区(34)。
3.根据权利要求1或2所述的方法，还包括：在形成多个沟槽隔离结构(24)的步骤之后，在至少一个沟槽隔离结构(24)上设置掩模(50)，以限定至少一个掩蔽沟槽区(30)，留下至少一个沟槽隔离结构(24)暴露为至少一个暴露沟槽区(28)；以及
刻蚀至少一个暴露沟槽区(28)，以从所述至少一个暴露沟槽区(28)的隔离沟槽(20)中去除沟槽填充绝缘体(22)，暴露出所述至少一个暴露沟槽区(28)内的掩埋层(12)。
4.根据权利要求3所述的方法，还包括用绝缘体填充至少一个暴露沟槽区(28)以及每一个腔体(32)。
5.根据权利要求3所述的方法，其中，在掩埋层(12)的选择性刻蚀步骤中，掩蔽沟槽隔离(30)保护器件层(14)的至少一个有源区(38)下的掩埋层(12)，以形成器件层(14)的与衬底相连的有源区(38)。
6.根据权利要求4所述的方法，其中，在掩埋层(12)的选择性刻蚀步骤中，掩蔽沟槽隔离(30)保护器件层(14)的至少一个有源区(38)下的掩埋层(12)，以形成器件层(14)的与衬底相连的有源区(38)。
7.根据权利要求5或6所述的方法，还包括在隔离有源区(34)中形成至少一个功率半导体部件(98)，以及在与衬底相连的有源区(38)中形成至少一个控制或逻辑半导体部件(100)。
8.根据权利要求1所述的方法，其中第一和第三半导体材料是相同的。
9.根据权利要求1所述的方法，其中第一和第三半导体材料是硅，第二半导体材料是SiGe。
10.根据权利要求3所述的方法，其中：
在形成多个沟槽隔离结构(24)的步骤中，所述沟槽隔离结构(24)是没有延伸到掩埋层(12)同样深度的浅沟隔离结构(60)；以及
刻蚀暴露沟槽区(28)的步骤包括：
从暴露沟槽区(28)的隔离沟槽(20)中去除沟槽填充绝缘体(22)；以及
在暴露的半导体沟槽(28)中进行各向异性刻蚀以加深暴露沟槽区，使得所述沟槽区延伸至掩埋层(12)。
11.根据权利要求10所述的方法，还包括：形成由深沟隔离结构(62)隔离的场效应晶体管，所述深沟隔离结构具有在器件层(14)中第一导电类型的源极扩散(84)、器件层(14)中与源极扩散相邻的第二导电类型的本体区(80)，器件层(14)中与本体区(80)相邻的第一导电类型的漏区(82)，与漏区接触但比漏区(82)更高掺杂的第一导电类型的漏极扩散(88)，以及在本体区(80)上延伸的绝缘栅极(90、92)，第二导电类型与第一导电类型相反。
12.根据权利要求11所述的方法还包括：在漏区(82)中从本体区(80)纵向延伸至漏极扩散(88)的多个浅沟隔离结构(60)，所述多个浅沟隔离结构(60)在所述漏极区(82)上侧向地间隔开。
13.根据权利要求3所述的方法，还包括：在选择性刻蚀掩埋层(12)以形成腔体(32)后，在暴露沟槽(28)的侧壁上而不是在腔体(32)中沉积薄的绝缘体层(70)；
在填充腔体(32)的步骤之前刻蚀腔体(32)以增加所述腔体(32)的深度。
14.根据权利要求3所述的方法，其中，多个沟槽隔离结构的形成步骤在周边区域(52)中形成了沟槽隔离结构(24)，所述沟槽隔离结构在隔离有源区(34)周围延伸；并且形成掩模的步骤形成了具有多个掩蔽区域(58)的掩模50，所述掩蔽区(58)在沟槽隔离结构(24)上方从隔离有源区(34)延伸至周边区域(52)，使得暴露沟槽隔离结构的刻蚀步骤在暴露沟槽(56)中形成与掩蔽区域(58)相对应的多个支撑结构(54)。
15.根据权利要求1所述的方法，其中多个沟槽隔离结构(24)的形成步骤包括：
穿过沟槽(20)进行掩埋层(12)的选择性刻蚀以形成刻痕(110)；
在沟槽(20)的侧壁上沉积绝缘层(112)，刻痕(110)上除外，以便留下掩埋层(12)通过刻痕露出。
16.根据权利要求15所述的方法，其中，对掩埋层(12)进行构图，并且将所述沟槽(20)形成为限定被沟槽围绕的隔离有源区(34)，掩埋层(12)仅存在于隔离有源区(34)的部分外围上，使得形成刻痕(110)的步骤仅在隔离有源区(34)的部分外围上形成所述刻痕，使得形成绝缘层(112)在掩埋层(12)的层面上形成所述绝缘层(112)，在隔离有源区(34)的部分而非全部外围周围延伸。
17.半导体器件，包括：
第一半导体材料的衬底(10)；
在衬底上的第二半导体材料的掩埋层(12)；
在第二半导体材料上的第三半导体材料的器件层(14)；
至少部分地延伸穿过器件层(14)的沟槽(20)；
在所述器件层上侧向间隔的多个沟槽隔离结构(24)，其包围器件层的隔离有源区(34)，其中所述沟槽隔离结构(24)包括沟槽(20)中的至少一个，所述至少一个沟槽(20)具有提供于其上的支撑绝缘体(56、112)，其中所述支撑绝缘体部分地填充沟槽(20)，其中所述掩埋层(12)不出现在隔离有源区(34)上，其中支撑绝缘体(56、112)用于支撑隔离有源区(34)。
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