CN115842029B - 一种半导体器件及制造方法 - Google Patents

Abstract

一种半导体器件及制造方法，该器件包括：基底，包括第一衬底、第二衬底和设置于第一衬底和第二衬底之间的绝缘层，基底还包括至少两个器件区，至少两个器件区包括至少一个第一器件区和至少一个第二器件区，其中在第一器件区内，第一衬底和第二衬底被绝缘层隔离，在第二器件区内，绝缘层是不连续的，第一衬底的至少部分表面和第二衬底的至少部分表面相连接；至少一个隔离结构，设置于第一衬底中并位于相邻的器件区之间以隔离各个器件区；第一器件，设置于第一衬底且位于第一器件区；第二器件，设置于第二器件区，为垂直型器件。该半导体器件的散热性好，更适合应用于高功率领域。

Description

一种半导体器件及制造方法

技术领域

本申请涉及半导体技术领域，具体而言涉及一种半导体器件及制造方法。

背景技术

近年来，随着微电子技术的迅猛发展，以及汽车电子、航空航天、工业控制和电力运输等相关领域的迫切需求，发展新型大功率半导体器件越来越多的受到人们关注。基于绝缘体上硅（Silicon on Insulator，SOI）介质全隔离结构的Bipolar-CMOS-DMOS（简称BCD）工艺制造的器件具有抗干扰能力强、可靠性好和消除寄生闩锁效应等优点，但是，由于SOI介质全隔离结构使BCD器件仅能在隔离结构底部和SOI的绝缘层形成的元胞中导通，所以基于SOI介质全隔离结构的BCD器件散热能力差，这限制了BCD工艺制造的器件在高功率领域的应用范围。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本申请的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本申请提供了一种半导体器件，包括：基底，包括第一衬底、第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区，其中在所述第一器件区内，所述第一衬底和第二衬底被所述绝缘层隔离；在所述第二器件区内，所述绝缘层是不连续的，所述第一衬底的至少部分表面和所述第二衬底的至少部分表面相连接；至少一个隔离结构，设置于所述第一衬底中，并位于相邻的所述器件区之间以隔离各个器件区；第一器件，设置于所述第一衬底且位于所述第一器件区；第二器件，设置于所述第二器件区，所述第二器件为垂直型器件。

示例性地，当所述第二器件为垂直双扩散MOS器件时，所述垂直双扩散MOS器件包括漏极，所述漏极覆盖所述第二器件区内的所述第二衬底的底面。

示例性地，当所述第二器件为沟槽型IGBT器件时，所述沟槽型IGBT器件包括集电极，所述集电极覆盖所述第二器件区内的所述第二衬底的底面。

示例性地，当所述第二器件为超级结MOS器件时，所述超级结MOS器件在所述第二器件区内形成有柱区，所述超级结MOS器件包括漏极，所述漏极覆盖所述第二器件区内的所述第二衬底的底面。

示例性地，所述第一器件的工作电压低于所述第二器件的工作电压。

示例性地，所述隔离结构的侧壁形成有衬层，所述隔离结构内填充有电介质。

示例性地，所述第一衬底的所述第二器件区内形成有第一沟槽，所述第一沟槽贯穿所述第一衬底和所述绝缘层，所述第一沟槽内填充有外延层，所述外延层用于形成所述第二器件。

本申请还提供了一种半导体器件的制造方法，包括：提供基底，所述基底包括第一衬底、第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区；在所述第一衬底中形成至少一个隔离结构，每个所述隔离结构位于相邻的所述器件区之间并隔离各个器件区；在所述第二器件区中形成第一沟槽，所述第一沟槽贯穿所述第一衬底和所述绝缘层并且所述第一沟槽的底部位于所述第二衬底中；在所述第一沟槽中生长外延层；在所述第二器件区形成第二器件，所述第二器件为垂直型器件；以及在所述第一器件区中形成第一器件。

示例性地，所述第二器件包括沟槽型IGBT器件，其中在所述第二器件区形成第二器件的步骤，包括：在所述外延层中形成第三沟槽；在所述第三沟槽的内壁和所述第一衬底表面形成氧化物层并在所述第三沟槽中填充栅极层，以形成所述第二器件的栅极；形成集电极覆盖所述第二器件区内的所述第二衬底的底面。

示例性地，所述第二器件包括垂直双扩散MOS器件，其中在所述第二器件区形成第二器件的步骤，包括：形成漏极覆盖所述第二器件区内的所述第二衬底的底面。

根据本申请提供的半导体器件及制造方法，该半导体器件使用一种半绝缘的SOI介质隔离结构，结合了SOI结构对第一器件区中的第一器件的绝缘能力以及第二器件区中的第二器件的散热和导电能力，在第一器件区，第一器件可用作半导体器件的低压部分，而在第二器件区，绝缘层在第二器件区是不连续的，第二器件区内的第一衬底与第二衬底可以导通，因此可以利用第二器件区制作垂直型的第二器件，提高了衬底的空间利用率，并且第二器件可用作半导体器件的高功率部分；另外，由于垂直型器件的电流可以在底部的第二衬底导出，因此其散热能力更好，并且，垂直型器件具有的导通通道多，节省了漂移（drift）区域占用的面积；综上所述，与常规的采用SOI介质隔离结构的BCD工艺相比，本申请的半导体器件散热性好，节省面积，能够适合应用于高功率领域。

附图说明

本申请的下列附图在此作为本申请的一部分用于理解本申请。附图中示出了本申请的实施例及其描述，用来解释本申请的原理。

在附图中：

图1示出了根据本申请的一实施例的半导体器件的剖面结构示意图；

图2示出了根据本申请的一实施例的半导体器件的俯视结构示意图；

图3示出了根据本申请的另一实施例的半导体器件的剖面结构示意图；

图4示出了根据本申请的一实施例的半导体器件的制造方法的示意性流程图；

图5A至图5K示出了根据本申请一实施例的半导体器件的制造方法依次实施各步骤所获得半导体器件的剖面结构示意图；

附图标记：半导体器件100，基底101，第一衬底1011，第二衬底1012，绝缘层1013，隔离结构130，衬层131，电介质132，第一器件区110，第一器件111，第二器件区120，第二器件122，柱区1221，第一硬掩模层1031，图案化的光刻胶层1032，第一沟槽121，第三沟槽123，外延层1202，第二硬掩模层1203，图案化的光刻胶层104，氧化物层105。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本申请能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本申请的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

针对基于SOI介质全隔离结构的BCD工艺的器件散热能力差的问题，本申请提供一种半导体器件，包括：基底，包括第一衬底、位于所述第一衬底下方的第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区，其中在所述第一器件区，所述第一衬底和所述第二衬底之间的所述绝缘层是连续的，所述第一衬底和第二衬底被所述绝缘层隔离，在所述第二器件区内，所述第一衬底和所述第二衬底之间的所述绝缘层是不连续的，所述第一衬底的至少部分表面和所述第二衬底的至少部分表面相连接；至少一个隔离结构，设置于所述第一衬底中，并位于相邻的所述器件区之间以隔离各个器件区；第一器件，设置于所述第一衬底且位于所述第一器件区；第二器件，设置于所述第二器件区，所述第二器件为垂直型器件。

本申请的半导体器件将高压功率器件（包括例如垂直型器件）的导电导热能力与SOI的介质隔离结构的绝缘能力相结合，得到一种半绝缘的SOI介质隔离结构的半导体器件，该半导体器件的散热性好，能够适合应用于高功率领域。

下面，参考图1至图3对本申请实施例的半导体器件进行更详细的描述，其中，图1示出了根据本申请的一实施例的半导体器件的剖面结构示意图；图2示出了根据本申请的一实施例的半导体器件的俯视结构示意图；图3示出了根据本申请的另一实施例的半导体器件的剖面结构示意图。

在至少一个实施例中，如图1所示，半导体器件100包括：基底101，基底101由第一衬底1011、第二衬底1012和绝缘层1013组成，其中第二衬底1012位于第一衬底1011下方，绝缘层1013设置于第一衬底1011和第二衬底1012之间；第一器件区110和第二器件区120，其中在第一器件区110内，第一衬底1011与第二衬底1012之间的绝缘层1013是连续的，在第二器件区120内，第一衬底1011和第二衬底1012之间的绝缘层1013是不连续的，在绝缘层1013的不连续处，第一衬底1011的至少部分表面与第二衬底1012的至少部分表面相连接；隔离结构130，设置于第一衬底1011中，并位于相邻的器件区之间（例如，如图1所示，位于相邻的第一器件区110和第二器件区120之间）以隔离各个器件区，隔离结构130还设置有衬层131并填充了电介质132；第一器件111和第二器件122，其中第一器件111设置于第一衬底1011且位于第一器件区110内，第二器件122位于第二器件区120内，可选地，第二器件区120内形成有第一沟槽，所述第一沟槽内填充有外延层，所述外延层用于形成第二器件122，第二器件122形成于所述外延层内，第一器件111的工作电压小于第二器件122的工作电压，由于第一器件111被隔离结构130和绝缘层1013完全包围，因此第一器件111的绝缘性好，适合用作低压器件，便于集成，而绝缘层1013在第二器件区120是不连续的，第一衬底1011的至少部分表面与第二衬底1012的至少部分表面相连接，因此第二器件区120内的第一衬底1011与第二衬底1012可以导通，第二器件122可以利用第二器件区120内的第二衬底1012，提高了衬底的空间利用率，第二器件122适合用作高压功率器件。

示例性地，第一器件包括CMOS器件，第二器件为垂直型器件，垂直型器件可以包括垂直双扩散MOS器件（Vertically Double-diffused Metal Oxide Semiconductor,VDMOS）和IGBT（Insulated Gate Bipolar Transistor，IGBT）器件，其中VDMOS器件包括沟槽型MOS器件和超级结MOS（Super Junction Metal Oxide Semiconductor，SJ-MOS）器件，IGBT器件包括沟槽型IGBT器件，或者第二器件也可以为其他类型的垂直型器件。

本申请的术语“第一衬底”和“第二衬底”指构成绝缘体上硅（SOI）的任何半导体材料，其中可以用作衬底的含硅半导体材料的例证性例子包括：硅（Si）、锗（Ge）、锗硅（SiGe）、碳硅（SiC）、碳锗硅（SiGeC）、砷化铟（InAs）、砷化镓（GaAs）、磷化铟（InP）或者其它III/V化合物半导体，或者为绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI），或者还可以为双面抛光硅片（Double Side Polished Wafers，DSP），氧化铝等的陶瓷基板、石英或玻璃基板等。

虽然在此描述了可以形成基底的材料的几个示例，但是可以作为基底的任何材料均落入本申请的精神和范围。此外，基底可以被划分有源区，根据所制造的器件，衬底可以是未掺杂的或掺杂的。在本申请的至少一个实施例中，如图1所示，在第一衬底中还形成有各种阱（well）结构及衬底表面的沟道层。一般来说，形成阱（well）结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度，为了简化以便于说明，在图1中仅以一空白的第一衬底1011和第二衬底1012示出。

绝缘体上硅（Silicon on Insulator，SOI）的绝缘层（Buried Insulating Layer）可以包括数种电介质材料的任何一种，非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。绝缘层可以包括晶体或非晶体电介质材料，通常高度优选晶体电介质材料。可以采用数种方法中的任何一种形成绝缘层，非限制性实例包括离子注入方法、热或等离子氧化或氮化方法、化学汽相沉积（CVD）方法和物理汽相沉积（PVD）方法。通常，绝缘层包括来自构成基底半导体基片的半导体材料的氧化物（即，基底半导体基片的氧化物）。通常，绝缘层具有从大约50Å到大约200Å的厚度。在本申请的至少一个实施例中，如图1所示，绝缘层1013采用硅的氧化物。

在本申请的至少一个实施例中，如图1所示，绝缘层1013还可以使用诸如包含聚乙烯苯酚、聚酰亚胺或硅氧烷等的绝缘层等来形成。绝缘层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法（CVD），如低温化学气相沉积（LTCVD）、低压化学气相沉积（LPCVD）、快热化学气相沉积（RTCVD）或等离子体增强化学气相沉积（PECVD）。

通常采用沟槽隔离技术来实现有源器件的隔离，在本申请的至少一个实施例中，如图1所示，在第一衬底1011中形成隔离结构130，对于本领域的技术人员而言形成隔离结构130和定义有源区的步骤是熟知的技术手段在此就不详细赘述，可以采用任何适合的方法形成隔离结构130和定义有源区。

在本申请的至少一个实施例中，如图1所示，为了形成隔离结构130，可以采用本领域技术人员所熟习的任何现有技术以蚀刻第一衬底，包括湿法刻蚀和干法刻蚀。示例性地，干法刻蚀工艺包括但不限于：反应离子刻蚀（RIE）、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，本申请对此不做限制。

在本申请的至少一个实施例中，如图1所示，在形成隔离结构130时，可以用电介质132填充沟槽形成隔离结构130，作为示例，电介质132可以为多晶硅，多晶硅的形成方法优选化学气相沉积法（CVD），如低温化学气相沉积（LTCVD）、低压化学气相沉积（LPCVD）、快热化学气相沉积（RTCVD）或等离子体增强化学气相沉积（PECVD）。可选地，如图1所示，可以在沟槽填充前在沟槽的侧壁和底部形成衬层131，作为示例，衬层131可以为二氧化硅，可以在沟槽填充之后执行致密化（densification）步骤，也可以在沟槽填充之后进行平面化处理。与PN结隔离和硅局部氧化工艺形成的场氧隔离区（LOCOS）相比，隔离结构占用更少的衬底表面积，能够更节省面积。

在本申请的至少一个实施例中，如图1所示，在半导体器件100的第一器件区110中，第一器件111和其周围的器件完全被隔离结构130和绝缘层1013隔离和绝缘，其中第一器件111可以为CMOS器件，该CMOS器件可以应用于的领域包括但不限于，例如，逻辑电路、模拟电路、混合信号电路和/或任何合适的低功率集成电路。在其他的实施例中，半导体器件包括形成在第一衬底上的互连金属结构（未示出）。互连金属结构配置成为在第一衬底、第一器件区和/或第二器件区形成的有源器件和/或无源器件之间提供电互连。

在至少一个实施例中，如图1和图2所示，在半导体器件100的第二器件区120中，设置于第一衬底1011和第二衬底1012之间的绝缘层1013是不连续的，因此第二器件区120内的第二衬底1012可以导通，第二器件122可以与第二衬底1012导通，第二器件122可以利用第二器件区120内的第二衬底1012，提高了第二器件122的空间利用率。第二器件122适合用作高压功率器件。示例性地，当第二器件具有沟槽结构时（例如沟槽型MOS器件或沟槽型IGBT器件），第二器件在平面上分布的结构均为通道，相比平面型结构，增加了通道面积，因此本申请的半导体器件的第二器件也能节省面积，与常规的BCD工艺相比，能够增加晶圆的单位面积上集成的器件的数目。

在一些实施例中，第二器件还可以包括垂直双扩散MOS（Vertically Double-diffused Metal Oxide Semiconductor，VDMOS）器件，其具有开关损耗小、输入阻抗高、驱动功率小、频率特性好和跨导高度线性等优点，被越来越广泛地应用在模拟电路和驱动电路中，尤其是高压功率部分，例如DC-DC变换器、DC-AC变换器、快速开关变换、继电器或马达驱动等。在VDMOS器件中，其在第一衬底内形成有源极，在第一衬底的表面形成有栅极结构，源极位于栅极结构两侧的第一衬底内，漏极（例如漏极金属层）覆盖第二器件区内的第二衬底的底面。当栅极结构加正电压达到其开启电压时，VDMOS器件的源极和漏极之间加一电压（一般是源极（Source）为正，漏极（Drain）为负），VDMOS器件导通，电流纵向向下流过第一衬底和第二衬底，到达第二衬底的底部的漏极。VDMOS器件的底部会沉积漏极金属层，形成VDMOS器件的漏极，由于沉积金属导热性好，因此可以使得第二器件122的散热性好，进而使得整个器件具有良好的导热性，可以适用于高功率领域。

在至少一个实施例中，如图1和图2所示，第二器件122可为沟槽型IGBT器件，该沟槽型IGBT器件相比于平面栅结构的器件，能在不增加关断损耗的前提下，大幅度地降低导通压降，沟槽栅结构与平面栅结构的主要区别在于，相比于平面栅极的器件，沟槽型IGBT器件的垂直结构省去了在硅表面上制作导电沟道的面积，更有利于设计紧凑的元胞，即在第一衬底1011的单位面积上可以制作更多的IGBT元胞，从而增加导电沟道的宽度，降低沟道电阻；该沟槽型IGBT器件包括集电极，所述沟槽型IGBT器件的集电极覆盖第二器件区内的第二衬底的底面，电流可以从位于第二器件区内的第二衬底的底面的所述沟槽型IGBT器件的集电极导出，由于沉积金属的集电极的导电性和散热性好，使该沟槽型IGBT器件的导电性和散热性好；又由于绝缘层1013在第二器件区120是不连续的，第二器件区120内的第一衬底1011与第二衬底1012可以导通，该沟槽型IGBT器件可以与第二衬底1012导通，该沟槽型IGBT器件可以利用第二器件区120内的第二衬底1012导通，提高了该衬底的空间利用率，因此本申请的半导体器件100的第二器件122为沟槽型IGBT器件时，该沟槽型IGBT器件的散热性和导电性好，用作半导体器件100的高功率部分，半导体器件100适用于高功率领域。

值得一提的是，在本申请中，第二器件可以为垂直型器件，而垂直型器件则可以包括沟槽型器件。

上述实施例的半导体器件结合了SOI介质隔离结构的绝缘能力、基底的导电性以及垂直型器件（例如VDMOS器件和沟槽型IGBT器件）的散热和导电能力，在介质隔离的绝缘部分（即第一器件区）设置低压器件（即第一器件），而在导通部分（即第二器件区）设置高功率器件（即第二器件），得到上述实施例的半导体器件；另外，本申请的半导体器件由于包括高功率器件（例如沟槽型器件），因此同样具有沟槽型器件的导通通道多，以及省面积的优点，并且由于第一器件和周围器件的隔离利用了SOI衬底的隔离结构，也同样能够起到节省面积的作用，增加了衬底的利用率。

在至少一个实施例中，如图3所示，第二器件区120的第二器件122还可以为超级结MOS（Super Junction Metal Oxide Semiconductor，SJ-MOS）器件，该SJ-MOS器件包括由多个交替排列的N型导电柱体（未示出）和P型导电柱体（未示出）组成的柱区1221，通过设置交替排列的N型导电柱体和P型导电柱体，提高了第二器件122的漂移区的掺杂浓度进而实现了低导通电阻，在一些示例中，柱区1221的底端穿过绝缘层1013并与第二衬底1012接触并导通。进一步，该SJ-MOS器件包括漏极（例如包括漏极金属层），该SJ-MOS器件的漏极覆盖第二器件区内的第二衬底的底面，电流可以从位于第二器件区内的第二衬底的底面的漏极导出，由于漏极金属层的导电性和散热性好，因此该SJ-MOS器件的导电性和散热性也更好；又由于绝缘层1013在第二器件区120是不连续的，第二器件区120内的第一衬底1011与第二衬底1012可以导通，因此第二器件区120可以用于制作垂直型器件，提高了该衬底的空间利用率；因此本申请的半导体器件100的第二器件122是SJ-MOS器件时，该SJ-MOS器件的散热性好和导电性好，该SJ-MOS器件可用作半导体器件100高功率部分，半导体器件100适用于高功率领域。

根据本申请提供的半导体器件，其具有以下优点：该半导体器件使用一种半绝缘的SOI介质隔离结构，结合了SOI结构对第一器件区中的第一器件的绝缘能力以及第二器件区中的第二器件的散热和导电能力，在第一器件区，第一器件为低压器件，也即第一器件可用作半导体器件的低压部分；而在第二器件区，第二器件为高压功率器件，也即第二器件可用作半导体器件的高压功率部分，绝缘层在第二器件区是不连续的，第二器件区内的第一衬底与第二衬底可以导通，因此可以利用第二器件区制作垂直型器件（也即第二器件），提高了衬底的空间利用率。并且半导体器件的第二器件没有完全被SOI介质隔离结构隔离和绝缘，第二器件为垂直型器件，其包括VDMOS器件或IGBT器件（例如沟槽型IGBT），其中VDMOS器件包括沟槽型MOS器件和SJ-MOS器件中的至少一种，第二器件的导通性和散热性好；其中，SOI结构具有省面积的优点，同时第二器件为垂直型器件例如沟槽型器件，沟槽型器件具有的导通通道多，节省了漂移（drift）区域占用的面积；综上所述，与常规的采用SOI介质隔离结构的BCD工艺相比，本申请的半导体器件结合了SOI结构的绝缘能力以及垂直型器件的导通和导热能力，因此导通性和散热性好，还具有SOI结构和垂直型器件省面积的优点，更适合应用于高功率领域。

本申请还提供一种半导体器件的制造方法，下面参考图4以及图5A至图5K对本申请上述实施例的半导体器件100的制造方法做详细解释和说明；其中，图4示出了根据本申请的一实施例的半导体器件的制造方法的示意性流程图；图5A至图5K示出了根据本申请一实施例的半导体器件的制造方法依次实施各步骤所获得半导体器件的剖面结构示意图。

首先，执行步骤S1，如图4所示，提供基底，所述基底包括第一衬底、第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区。

具体地，如图5C所示，基底101包括第一衬底1011、位于第一衬底1011下方的第二衬底1012和设置于第一衬底1011和第二衬底1012之间的绝缘层1013，第一器件区110和第二器件区120。

第一衬底1011和第二衬底1012可以为构成绝缘体上硅（SOI）的任何半导体材料，其中可以用作衬底的含硅半导体材料的例证性例子包括：硅（Si）、锗（Ge）、锗硅（SiGe）、碳硅（SiC）、碳锗硅（SiGeC）、砷化铟（InAs）、砷化镓（GaAs）、磷化铟（InP）或者其它III/V化合物半导体，或者为绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI），或者还可以为双面抛光硅片（Double Side Polished Wafers，DSP），氧化铝等的陶瓷基板、石英或玻璃基板等。

绝缘层（Buried Insulating Layer）可以包括数种电介质材料的任何一种，非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。绝缘层可以包括晶体或非晶体电介质材料，通常高度优选晶体电介质材料。可以采用数种方法中的任何一种形成绝缘层，非限制性实例包括离子注入方法、热或等离子氧化或氮化方法、化学汽相沉积（CVD）方法和物理汽相沉积（PVD）方法。通常，绝缘层包括来自构成基底半导体基片的半导体材料的氧化物（即，基底半导体基片的氧化物）。通常，绝缘层具有从大约50Å到大约200Å的厚度。在本申请的至少一个实施例中，如图1所示，绝缘层1013采用硅的氧化物。

在本申请的至少一个实施例中，如图1所示，绝缘层1013还可以使用诸如包含聚乙烯苯酚、聚酰亚胺或硅氧烷等的绝缘层等来形成。绝缘层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法（CVD），如低温化学气相沉积（LTCVD）、低压化学气相沉积（LPCVD）、快热化学气相沉积（RTCVD）或等离子体增强化学气相沉积（PECVD）。

在本申请的一些实施例中，基底101可以通过键合工艺形成，例如，如图5A至图5C所示，提供第二衬底1012，在第二衬底1012的表面形成绝缘层1013，将第一衬底1011和第二衬底1012形成有绝缘层1013的一侧相键合，形成为一体，然后对第一衬底1011进行减薄，以使的基底101形成为类似SOI衬底的结构，其中对第一衬底1011进行减薄的方法可以使用任意适合的方法，例如机械研磨、化学机械研磨、板式清洗或刻蚀等方法中的一种或多种。在其他实施例中，基底101还可以通过其他适合的方式形成。

接着，执行步骤S2，如图4所示，在所述第一衬底中形成至少一个隔离结构，每个所述隔离结构位于相邻的所述器件区之间以隔离各个器件区。

在一个示例中，在所述第一衬底中形成至少一个隔离结构的步骤，包括：

首先，如图5D所示，刻蚀第一衬底1011，以形成至少一个第二沟槽，第二沟槽的底部可以位于绝缘层1013中，或者进一步第二沟槽还可以穿过绝缘层1013位于第二衬底中。

可以采用本领域技术人员所熟习的任何现有技术蚀刻第一衬底，以形成第二沟槽，例如湿法刻蚀或干法刻蚀等。示例性地，干法刻蚀工艺包括但不限于：反应离子刻蚀（RIE）、离子束刻蚀、等离子体刻蚀或激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，本申请对此不做限制。

接着，如图5D所示，在第二沟槽的底部和侧壁上形成衬层131，并在第二沟槽内填充电介质132。

可以采用本领域技术人员所熟习的任何现有技术在第二沟槽的底部和侧壁上形成衬层（可以称为衬层131），例如化学气相沉积工艺或物理气相沉积工艺等，其中化学气相沉积工艺可以选用热化学气相沉积（thermal CVD）制造工艺或高密度等离子体（HDP）制造工艺。衬层131可以为二氧化硅或其他可选地材质，对此不进行限定。

可以采用本领域技术人员所熟习的任何现有技术在衬层131内填充电介质，例如化学气相沉积法（CVD）或物理气相沉积法等，其中物理气相沉积工艺等可以选用如低温化学气相沉积（LTCVD）、低压化学气相沉积（LPCVD）、快热化学气相沉积（RTCVD）或等离子体增强化学气相沉积（PECVD）等。作为示例，电介质132可以为多晶硅，可以在沟槽填充之后执行致密化（densification）步骤。

接着，如图5D所示，平坦化电介质132，以形成至少一个隔离结构130。

可以采用本领域技术人员所熟习的任何现有技术对电解质进行平坦化处理，例如机械平坦化方法或化学机械抛光平坦化方法等。示例性地，可以采取化学机械抛光平坦化方法对电介质进行平面化处理。

与PN结隔离和硅局部氧化工艺形成的场氧隔离区（LOCOS）相比，本申请制备的隔离结构占用更少的衬底表面积，能够更节省面积。

接着，执行步骤S3，如图4所示，在所述第二器件区中形成第一沟槽，所述第一沟槽贯穿所述第一衬底和所述绝缘层并且所述第一沟槽的底部位于所述第二衬底中。

在一个示例中，在所述第二器件区中形成第一沟槽的步骤，包括：

首先，如图5D所示，在所述第一衬底1011表面形成第一硬掩模层1031。

硬掩模材料可以为本领域技术人员熟知的可以作为硬掩模的材料，包括但不限于SiO2、SiCN或SiN等。较佳地，硬掩模材料为氮化硅，硬掩模材料还可以为氮化硅材料层与其他适合的膜层的叠层等。

接着，如图5E所示，在所述第一硬掩模层1031上形成图案化的光刻胶层1032，图案化的光刻胶层1032的开口对应所述第二器件区120。

可以通过光刻工艺在所述第一硬掩模层1031的表面上形成图案化的光刻胶层1032。

接着，如图5F所示，在所述开口处刻蚀所述第一硬掩模层1031、第一衬底1011和绝缘层1013，以形成所述第一沟槽121。在刻蚀的过程中，可以只刻蚀穿过绝缘层而不对第二衬底1012进行刻蚀，或者也可以刻蚀到第二衬底1012的一部分。所述刻蚀可以是干法刻蚀或者湿法刻蚀，较佳地使用干法刻蚀。

接着，执行步骤S4，如图4所示，在所述第一沟槽中生长外延层。

可以采用本领域技术人员所熟习的任何适合的技术在第一沟槽121中生长外延层1202，例如化学气相沉积或等离子体增强化学气相沉积（PECVD）等。外延层可以为Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物。示例性地，外延层1202的材料为Si。外延层1202填充满第一沟槽121，如图5F和图5G所示。

可选地，外延层1202中还可以根据预定形成的第二器件类型进行掺杂，例如掺杂磷或硼等。

接着，执行步骤S5，如图4所示，在所述第二器件区形成第二器件，所述第二器件为垂直型器件。

第二器件包括VDMOS器件和/或IGBT器件（例如沟槽型IGBT器件），其中VDMOS器件包括沟槽型MOS器件和SJ-MOS器件，或者第二器件也可以为其他类型的垂直型器件。

在一些实施例中，第二器件还可以包括垂直双扩散MOS（Vertically Double-diffused Metal Oxide Semiconductor，VDMOS）器件，其具有开关损耗小、输入阻抗高、驱动功率小、频率特性好和跨导高度线性等优点，被越来越广泛地应用在模拟电路和驱动电路中，尤其是高压功率部分，例如DC-DC变换器、DC-AC变换器、快速开关变换、继电器或马达驱动等。在VDMOS器件中，其在第一衬底内形成有源极，在第一衬底的表面形成有栅极结构，源极位于栅极结构的两侧，漏极（例如漏极金属层）覆盖第二器件区内的第二衬底的底面。当栅极结构加正电压达到其开启电压时，VDMOS器件的源极和漏极之间加一电压（一般是源极（Source）为正，漏极（Drain）为负），VDMOS器件导通，电流纵向向下流过第一衬底和第二衬底，到达第二衬底的底部的漏极。VDMOS器件的底部会沉积漏极金属层，形成VDMOS器件的漏极，由于沉积金属导热性好，因此可以使得第二器件122的散热性好，进而使得整个器件具有良好的导热性，可以适用于高功率领域。

示例性地，如图1和图2所示，第二器件122可为沟槽型IGBT器件，该沟槽型IGBT器件相比于平面栅结构的器件，能在不增加关断损耗的前提下，大幅度地降低导通压降，沟槽栅结构与平面栅结构的主要区别在于，相比于平面栅极的器件，沟槽型IGBT器件的垂直结构省去了在硅表面上制作导电沟道的面积，更有利于设计紧凑的元胞，即在第一衬底1011的单位面积上可以制作更多的IGBT元胞，从而增加导电沟道的宽度，降低沟道电阻；该沟槽型IGBT器件包括集电极，所述沟槽型IGBT器件的集电极覆盖第二器件区内的第二衬底的底面，电流可以从位于第二器件区内的第二衬底的底面的所述沟槽型IGBT器件的集电极导出，由于沉积金属的集电极的导电性和散热性好，使该沟槽型IGBT器件的导电性和散热性好；又由于绝缘层1013在第二器件区120是不连续的，第二器件区120内的第一衬底1011与第二衬底1012可以导通，该沟槽型IGBT器件可以与第二衬底1012导通，该沟槽型IGBT器件可以利用第二器件区120内的第二衬底1012导通，提高了该衬底的空间利用率，因此本申请的半导体器件100的第二器件122为沟槽型IGBT器件时，该沟槽型IGBT器件的散热性和导电性好，用作半导体器件100的高功率部分，半导体器件100适用于高功率领域。

示例性地，如图3所示，第二器件区120的第二器件122还可以为超级结MOS（SuperJunction Metal Oxide Semiconductor，SJ-MOS）器件，该SJ-MOS器件包括由多个交替排列的N型导电柱体（未示出）和P型导电柱体（未示出）组成的柱区1221，通过设置交替排列的N型导电柱体和P型导电柱体，提高了第二器件122的漂移区的掺杂浓度进而实现了低导通电阻，在一些示例中，柱区1221的底端穿过绝缘层1013并与第二衬底1012接触并导通。进一步，该SJ-MOS器件包括漏极（例如包括漏极金属层），该SJ-MOS器件的漏极覆盖第二器件区内的第二衬底的底面，电流可以从位于第二器件区内的第二衬底的底面的漏极导出，由于漏极金属层的导电性和散热性好，因此该SJ-MOS器件的导电性和散热性也更好；又由于绝缘层1013在第二器件区120是不连续的，第二器件区120内的第一衬底1011与第二衬底1012可以导通，因此第二器件区120可以用于制作垂直型器件，提高了该衬底的空间利用率；因此本申请的半导体器件100的第二器件122是SJ-MOS器件时，该SJ-MOS器件的散热性好和导电性好，该SJ-MOS器件可用作半导体器件100高功率部分，半导体器件100适用于高功率领域。

在一个示例中，以第二器件为垂直型器件（例如沟槽型IGBT器件或VDMOS器件，其中VDMOS器件包括SJ-MOS器件）为例，在所述第二器件区形成第二器件的步骤，其中，如图5H至图5K所示，包括：

首先，如图5I和图5J所示，在所述外延层1202中形成第三沟槽123。

可以采用本领域技术人员所熟习的任何现有技术蚀刻外延层，以形成第三沟槽123，例如湿法刻蚀或干法刻蚀等。示例性地，干法刻蚀工艺包括但不限于：反应离子刻蚀（RIE）、离子束刻蚀、等离子体刻蚀或激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，本申请对此不做限制。

接着，如图5K所示，以第二器件为沟槽型IGBT为例，在所述第三沟槽123的内壁和所述第一衬底1011表面形成氧化物层105并在所述第三沟槽123中填充栅极层（未示出），以形成所述第二器件的栅极。其中，第三沟槽123的内壁上的氧化物层作为栅极介电层。

可以采用本领域技术人员所熟习的任何现有技术在第三沟槽中填充栅极层，例如化学气相沉积法（CVD），物理气相沉积法等，其中物理气相沉积工艺等可以选用如低温化学气相沉积（LTCVD）、低压化学气相沉积（LPCVD）、快热化学气相沉积（RTCVD）或等离子体增强化学气相沉积（PECVD）等。作为示例，栅极层可以为多晶硅。

值得一提的是，对于不同类型的第二器件，其在第一衬底一侧形成的结构会有所不同，例如，第二器件为沟槽型IGBT，则在第三沟槽123内形成栅极结构，以及在栅极结构两侧的第一衬底内形成发射极区，并形成发射极金属覆盖发射极区和栅极结构，而对于第二器件为SJ-MOS器件时，则在第三沟槽内形成柱区，有关柱区的描述参考前文，在柱区上形成栅极结构，在栅极结构两侧的第一衬底内形成源极区域，其中至少部分源极区域还可以位于柱区内。

接着，形成背面金属层覆盖所述第二器件区内的所述第二衬底的底面。

在一些实施例中，所述第二器件包括沟槽型IGBT器件，则背面金属层作为集电极（也即集电极金属层），其中在集电极金属层上的第二衬底的底面内还可以形成有集电极区，电流可以从第一衬底向下流第二衬底并从集电极金属层导出。

在一些实施例中，所述第二器件包括VDMOS器件，则背面金属层作为漏极，其中在第二衬底的底面内还形成有漏极区域，电流可以从第一衬底向下流第二衬底并从集电极金属层导出。

可以通过离子注入工艺，在半导体衬底中形成源极区域和漏极区域，具体可以根据预定形成的器件类型，选择适合的掺杂离子，再此不做具体限定。

在一个示例中，在所述外延层中形成第三沟槽的步骤，包括：

首先，如图5H所示，在所述外延层1202表面形成第二硬掩模层1203。

硬掩模材料可以为本领域技术人员熟知的可以作为硬掩模的材料，包括但不限于SiO2、SiCN或SiN等。较佳地，硬掩模材料为氮化硅，硬掩模材料还可以为氮化硅材料层与其他适合的膜层的叠层等。

接着，如图5I所示，在所述第二硬掩模层1203和所述第一硬掩模层1031上形成图案化的光刻胶层104，所述图案化的光刻胶层104的开口对应于所述第二硬掩模层1203。

可以通过光刻工艺在所述第二硬掩模层1203和所述第一硬掩模层1031表面上形成图案化的光刻胶层104。

接着，如图5I、图5J和图5K所示，在所述开口处刻蚀所述第二硬掩模层1203和部分所述外延层1202，以形成所述第三沟槽123。

在一个示例中，在形成所述第三沟槽后，所述方法还包括：去除所述图案化的光刻胶层、所述隔离结构外其他部分上的所述第一硬掩模层和所述第二硬掩模层，也即在隔离结构的顶面上还保留有部分第一硬掩模层1031，以使得隔离结构能够起到更好的绝缘隔离作用。

接着，执行步骤S6，如图4所示，在第一器件区中形成第一器件。在半导体器件100的第一器件区110中，第一器件111和与其相邻的器件之间完全被隔离结构130和绝缘层1013隔离和绝缘，第一器件111因此具有良好的绝缘能力，其中第一器件111可以为CMOS器件，该CMOS器件可以应用于的领域包括但不限于，例如，逻辑电路、模拟电路、混合信号电路和/或任何合适的低功率集成电路。在其他的实施例中，半导体器件包括形成在第一衬底上的互连金属结构（未示出）。互连金属结构配置成为在第一衬底、第一器件区和/或第二器件区形成的有源器件和/或无源器件之间提供电互连。

如图1所示，浮体效应（Floating body effect）是把硅放在绝缘体上做成的晶体管存在的效应，它的体势及偏压和载流子复合过程有关；晶体管相对衬底形成一个电容。电荷在电容上枳累，而造成不利的效应，浮体效应与电容相关性大，所以，当SOI厚度较大的情况下，浮体效应可以忽略不计，另外，第一器件例如平面MOS的载流子由表面注入来增加，本身衬底浓度较低，载流子浓度较低，那么，载流子复合过程在SOI两侧比较弱。

值得一提的是，上述步骤在不冲突的前提下还可以交换，或者交替进行，例如可以先形成第一器件再形成第二器件，或者还可以同步进行两个器件制作的一些步骤。

至此完成了对本申请的半导体器件的制造方法的一些描述，但可以理解的是，为了实现完整的器件结构，还可能进行其他的工艺步骤。

通过本申请的制造方法获得的半导体器件的散热性好，适合应用于高功率领域。

本申请已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本申请限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本申请并不局限于上述实施例，根据本申请的教导还可以做出更多种的变型和修改，这些变型和修改均落在本申请所要求保护的范围以内。本申请的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件，其特征在于，包括：

基底，包括第一衬底、第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区，其中在所述第一器件区内，所述第一衬底和第二衬底被所述绝缘层隔离；在所述第二器件区内，所述绝缘层是不连续的，所述第一衬底的至少部分表面和所述第二衬底的至少部分表面相连接；

至少一个隔离结构，设置于所述第一衬底中，并位于相邻的所述器件区之间以隔离各个器件区；

第一器件，设置于所述第一衬底且位于所述第一器件区；

第二器件，设置于所述第二器件区，所述第二器件为垂直型器件，所述第一衬底的所述第二器件区内形成有第一沟槽，所述第一沟槽贯穿所述第一衬底和所述绝缘层，所述第一沟槽内填充有外延层，所述外延层用于形成所述第二器件。

2.根据权利要求1所述的半导体器件，其特征在于，当所述第二器件为垂直双扩散MOS器件时，所述垂直双扩散MOS器件包括漏极，所述漏极覆盖所述第二器件区内的所述第二衬底的底面。

3.根据权利要求1所述的半导体器件，其特征在于，当所述第二器件为沟槽型IGBT器件时，所述沟槽型IGBT器件包括集电极，所述集电极覆盖所述第二器件区内的所述第二衬底的底面。

4.根据权利要求1所述的半导体器件，其特征在于，当所述第二器件为超级结MOS器件时，所述超级结MOS器件在所述第二器件区内形成有柱区，所述超级结MOS器件包括漏极，所述漏极覆盖所述第二器件区内的所述第二衬底的底面。

5.根据权利要求1所述的半导体器件，其特征在于，所述第一器件的工作电压低于所述第二器件的工作电压。

6.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构的侧壁形成有衬层，所述隔离结构内填充有电介质。

7.一种半导体器件的制造方法，其特征在于，包括：

提供基底，所述基底包括第一衬底、第二衬底和设置于所述第一衬底和所述第二衬底之间的绝缘层，所述基底包括至少两个器件区，所述至少两个器件区包括至少一个第一器件区和至少一个第二器件区；

在所述第一衬底中形成至少一个隔离结构，每个所述隔离结构位于相邻的所述器件区之间以隔离各个器件区；

在所述第二器件区中形成第一沟槽，所述第一沟槽贯穿所述第一衬底和所述绝缘层；

在所述第一沟槽中生长外延层，所述外延层用于形成第二器件；

在所述第二器件区形成第二器件，所述第二器件为垂直型器件；以及

在所述第一器件区中形成第一器件。

8.根据权利要求7所述的制造方法，其特征在于，所述第二器件包括沟槽型IGBT器件，其中在所述第二器件区形成第二器件的步骤，包括：

在所述外延层中形成第三沟槽；

在所述第三沟槽的内壁和所述第一衬底表面形成氧化物层并在所述第三沟槽中填充栅极层，以形成所述第二器件的栅极；

形成集电极覆盖所述第二器件区内的所述第二衬底的底面。

9.根据权利要求7所述的制造方法，其特征在于，所述第二器件包括垂直双扩散MOS器件，其中在所述第二器件区形成第二器件的步骤，包括：

形成漏极覆盖所述第二器件区内的所述第二衬底的底面。