CN103094121A - 一种用于制造半导体器件的方法 - Google Patents

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Abstract

提供一种用于制造半导体器件的方法。该方法包括提供具有水平表面（15）的半导体本体（40）。在水平表面（15）上形成外延硬掩膜。通过相对于外延硬掩膜在水平表面（15）上选择性外延形成外延区域（2a，3），使得外延区域（2a，3）适应于外延硬掩膜。在半导体本体（40）中形成垂直沟槽（18，19）。在垂直沟槽（18，19）的下部形成绝缘场板（12）且在绝缘场板（12）上方形成绝缘栅电极（11）。而且，提供一种用于形成场效应半导体器件的方法。

Description

一种用于制造半导体器件的方法
技术领域
本说明书涉及用于制造半导体器件、尤其是具有减小的米勒电容的沟槽栅极场效应半导体器件的方法的实施例。
背景技术
诸如计算机技术、移动通信技术、转换电学能量和驱动电马达或电机器之类的汽车、消费和工业应用中的现代器件的很多功能依赖于场效应半导体晶体管。
为了改善晶体管开关速度和/或减少损耗，除了缩小晶体管尺寸的进一步进展之外，正在进行的发展是减小寄生器件电容，诸如与场效应晶体管的栅电极和漏极区域之间栅极－漏极电荷Qgd相关的米勒电容。栅极-漏极电荷Qgd与交叠面积成比例且反比于沿着栅电极的栅极电介质的厚度。
已经提出尤其针对具有布置在沟槽中的绝缘栅电极的沟槽栅极场效应晶体管减小Qgd的若干方法。这些方法包括减小沟槽宽度、沿着沟槽底部使用较厚电介质、沿着沟槽平坦底部部分消除部分栅极、使得n沟道场效应晶体管的p型阱区域延伸得比栅极沟槽稍深以及直接在n沟道场效应晶体管的栅极沟槽下面布置附加p型区域。这些技术中的每一个具有其自己的优点和缺点。一些需要较复杂的工艺技术，而另一些在不对其他器件特性造成不利影响的条件下在减小Qgd方面并不如此有效。再者，经常需要最小化与变化的工序条件相关的Qgd变化，例如用于改善可靠性和/或最小化功率半导体器件的不同栅电极的米勒电容变化。
发明内容
根据一个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成外延硬掩膜。通过相对于外延硬掩膜在水平表面上选择性外延形成外延区域，使得外延区域适应于外延硬掩膜。在半导体本体中形成垂直沟槽。在垂直沟槽的下部形成绝缘场板且在绝缘场板上方形成绝缘栅电极。形成绝缘场板包括形成场氧化物。场氧化物在垂直方向向上延伸到外延区域。
根据一个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成外延硬掩膜。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成沟槽硬掩膜。在垂直剖面中，沟槽硬掩膜包括外延区域的每一个侧壁上的电介质层，例如氮化物层。使用沟槽硬掩膜作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体中。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电极。
根据一个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。通过热氧化和光刻，在水平表面上形成外延硬掩膜。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成沟槽硬掩膜。在垂直剖面中，沟槽硬掩膜包括外延区域的每一个侧壁上的电介质层，例如氮化物层。使用沟槽硬掩膜作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体中。在垂直沟槽的下部形成场板。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电极。
根据一个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成沟槽硬掩膜且在半导体本体中形成自对准于沟槽硬掩膜的垂直沟槽。在垂直沟槽的下部形成绝缘场板。形成自对准于沟槽硬掩膜的外延硬掩膜。相对于外延硬掩膜选择性地去除沟槽硬掩膜以部分地露出半导体本体。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。外延硬掩膜被去除，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电极。
根据一个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面和布置在水平表面上的硬掩膜层的半导体本体。在硬掩膜层和半导体本体中形成垂直沟槽。在垂直沟槽的侧壁和底壁上形成场氧化物。在垂直沟槽的下部形成场板。在场板上形成绝缘区域。形成至少覆盖沟槽硬掩膜和场氧化物的上部的衬垫层。在垂直沟槽的上部形成电介质插塞，使得电介质插塞延伸超出水平表面。沟槽硬掩膜被去除以部分地露出半导体本体。在垂直剖面中，通过选择性外延在露出的半导体本体上形成至少两个空间隔开的外延区域。典型地，在选择外延之后，在垂直剖面中，该至少两个空间隔开的外延区域被向回抛光到电介质插塞。在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。露出至少两个空间隔开的外延区域的侧壁包括去除至少位于该至少两个空间隔开的外延区域之间的电介质插塞。
当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。
附图说明
附图中的组件没有必要按比例绘制，而是将重点放在说明本发明的原理上。此外，在附图中，相似的参考标号指示相应的部件。在附图中：
图1至9以垂直剖面示意性说明根据一个或更多实施例的制造工艺；
图10至23以垂直剖面示意性说明根据一个或更多实施例的制造工艺；
图24至34以垂直剖面示意性说明根据一个或更多实施例的制造工艺；
图35至40以垂直剖面示意性说明根据一个或更多实施例的制造工艺。
具体实施方式
在下面的详细描述中，对附图做出参考，附图形成本说明书的一部分且通过其中可以实践本发明的说明性特定实施例示出。就这方面而言，参考描述的（多个）附图的取向使用诸如“顶”、“底”、“前”、“后”、“前列”、“拖尾”等方向术语。因为实施例的组件可以以很多不同取向布置，方向术语用于说明性目的而绝非限制。应当理解，可以使用其他实施例，且可以在不偏离本发明的范围的条件下做出结构或逻辑变化。因此下面的详细描述并不具有限制意义，且本发明的范围由所附权利要求限定。
现在将对本公开的实施方式做参考，一个或多个其示例在附图中说明。每个示例以解释的方式提供且并不意味着本发明的限制。例如，作为一个实施例的一部分说明或描述的特征可以用在其他实施例上或与其他实施例的特征结合使用以得出另一实施例。旨在表明，本发明包括这种修改和变化。使用特定语言描述实施例，其不应被解读为限制了所附权利要求的范围。附图没有按比例绘制且仅用于说明性目的。为清楚起见，如果没有声明，在不同附图中，相同的元件或制造步骤由相同的参考符号表示。
当在本说明书中使用时，术语“水平”旨在描述基本平行于半导体基底或本体的第一或主水平表面的取向。这例如能够是晶片或管芯的表面。
当在本说明书中使用时，术语“垂直”旨在描述基本垂直于第一表面、即平行于半导体基底或本体的第一表面的法向的取向。
在本说明书中，n掺杂被称为第一导电类型而p掺杂被称为第二导电类型。备选地，半导体器件可以使用相反掺杂关系形成，使得第一导电类型能够是p掺杂且第二导电类型能够是n掺杂。再者，一些图通过在掺杂类型附近指示“-”或“+”说明相对掺杂浓度。例如，“n-”表示比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的更大掺杂浓度。然而，除非明确声明，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区域必须具有相同的绝对掺杂浓度。例如，两个不同n+掺杂区域可以具有不同的绝对掺杂浓度。例如，对于n+掺杂和p+掺杂区域同样如此。
本说明书中描述的特定实施例属于但不限于用于形成半导体器件的方法，尤其是用于形成单极或双极场效应半导体器件的方法。形成的半导体器件典型地是诸如垂直IGBT、垂直MOSFET或垂直JFET（结FET）之类的具有布置在垂直沟槽中的绝缘栅电极的垂直半导体器件。典型地，形成的半导体器件是功率半导体器件，该功率半导体器件具有有源区域和外围区域，该有源区域用于运送和/或控制负载电流，该外围区域具有边缘终止结构以分别重新分布电场和电势，使得与没有边缘终止结构的半导体器件相比，阻断电压增加。
当在本说明书中使用时，术语“功率半导体器件”旨在描述具有高电压和/或高电流切换能力的单个芯片上的半导体器件。换句话说，功率半导体器件旨在用于典型地安培范围中的高电流。
在本说明书的上下文中，术语“欧姆接触”旨在描述通过半导体器件在半导体器件的两个区域、部分或部件之间或在一个或更多器件的不同端子之间或在端子或金属化和半导体器件的一部分或部件之间的欧姆电连接或欧姆电流路径。
图1至9以垂直剖面说明根据若干实施例用于形成半导体器件100的方法。在第一工艺中，提供具有水平表面15和第一导电类型（n型）的第一半导体层1的晶片或基底40。半导体层1延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。
半导体本体40能够是单体单晶材料。半导体本体40还可以包括体单晶材料20和其上形成的至少一个外延层30。使用（多个）外延层30在调整材料的背景掺杂方面提供更多的自由度，因为掺杂浓度能够在外延层或多个外延层的沉积期间调节。
在下文中，主要参考硅（Si）半导体器件解释属于用于形成半导体器件的制造方法的实施例。相应地，单晶半导体区域或层典型地是单晶Si区域或Si层。然而，应当理解，半导体本体40能够由适合于制造半导体器件的任意半导体材料制成。这种材料的示例包括但不限于：诸如硅（Si）或锗（Ge）的元素半导体材料；诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料；诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化镓铟（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化镓铟（InGaAsP）的二元、三元或四元III-V族化合物半导体材料以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI族半导体材料等。上述半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于，氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体本体包含诸如SiC或GaN之类的分别具有高击穿电压和高临界雪崩场强度的高带隙材料，则相应半导体区域的掺杂能够选择为较高，这减小导通电阻Ron。
在图1中说明的示例性实施例中，半导体本体40还包括邻接第一半导体层1且延伸到与水平表面15相对布置的背表面16的第一导电性的第二半导体层2。第二半导体层2的最大掺杂浓度典型地高于第一半导体层1的最大掺杂浓度。在其他实施例中，第二半导体层2属于第二导电类型（p型）。
根据一个实施例，例如通过LPCVD（低压化学汽相沉积）工艺在水平表面15上形成氮化硅层7。氮化硅层7可以如图1所示在半导体本体40上直接形成或者在半导体本体40上形成的薄氧化硅缓冲层上形成。
此后，在氮化硅层7上形成光刻结构化掩膜。光刻结构化掩膜用作蚀刻掩膜以形成半导体本体40中的垂直沟槽18、19和沟槽硬掩膜7。此后，去除光刻结构化掩膜。这样做，垂直沟槽18、19和沟槽硬掩膜7是自对准的，因为垂直沟槽18、19通过沟槽硬掩膜7蚀刻。图2中说明所得的半导体结构100。
形成沟槽硬掩膜7和垂直沟槽18、19还可以通过两个工艺完成，其中在第一工艺中形成硬沟槽掩膜7之后已经去除了光刻结构化掩膜。在该实施例中，仅使用沟槽硬掩膜7作为蚀刻掩膜蚀刻垂直沟槽18、19。因此，垂直沟槽18、19和沟槽硬掩膜7是自对准的，因为垂直沟槽18、19通过沟槽硬掩膜7蚀刻。当在本说明书中使用时，术语“硬掩膜”旨在描述可以用作半导体材料的CMP（“化学机械抛光”） 工艺的停止、尤其是用作硅CMP工艺的停止的结构化掩膜。因此，在用于抛光半导体材料的CMP工艺期间，半导体材料的磨耗速度超过硬掩膜的磨耗速度，至少在靠近CMP工艺将要停止的硬掩膜的表面，前者典型地为后者的至少5倍、更典型地至少10倍。用于硬掩膜的典型材料包括二氧化硅（SiO2）、氮化硅（SiN）和氮氧化硅（SiOxNy）。硬掩膜例如可以形成为热氧化硅层、TEOS层（四乙基正硅酸盐层）、USG层（非掺杂硅玻璃层）、HDP氧化物层（高密度等离子体氧化物层）或掺杂的氧化物层，例如PSG层（磷硅酸盐玻璃）、BPSG层（硼磷硅酸盐玻璃）或BSG层（硼硅酸盐玻璃）。TEOS层可以形成为热TEOS或等离子体增强TEOS（PETEOS）。
导致图2中说明的半导体结构100的工艺也可以描述为两个工艺。在第一工艺中，提供具有水平表面15和布置在水平表面15上的硬掩膜层7的半导体本体40。在另一工艺中，在硬掩膜层7和半导体本体40中形成至少一个垂直沟槽18、19。
此后，在垂直沟槽18、19的侧壁和底壁上形成场氧化物9。当在本说明书中使用时，术语“场氧化物”旨在描述覆盖延伸到半导体本体中的垂直沟槽的侧壁和底壁的电介质区域或电介质层以将半导体本体与布置在垂直沟槽中的场板绝缘，其中在半导体本体和场氧化物之间形成的界面的法向，电介质层或电介质区域的厚度大于约100nm或甚至大于约200nm。场氧化物典型地通过热氧化形成，但是也可以例如在CVD工艺中沉积。术语“场氧化物”旨在描述用于绝缘场板的“场电介质”。典型地，场氧化物形成为诸如氧化硅的氧化物，但是也包含诸如氮化物的其他电介质材料。在本说明书的上下文中，术语“场板”旨在描述靠近半导体区域(典型地漂移区域) 并与半导体区域绝缘布置且配置成通过施加适当的电压(典型地对n型漂移区域为正电压）扩展半导体区域中的耗尽部分的电极。术语“耗尽” 和“完全耗尽”旨在描述基本不包含自由电荷载流子的半导体区域。典型地，绝缘场板靠近例如漂移区域和本体区域之间形成的pn结布置。因此，可以分别增加pn结和半导体器件的阻断电压。
此后，在每个垂直沟槽18、19的下部中形成场板12。这可以通过沉积导电层（例如高掺杂多晶硅层）且然后相对于沟槽硬掩膜7和场氧化物9选择性地回蚀导电层完成。此后，例如通过回蚀的多晶硅层的上部的热氧化在每个场板12上形成绝缘区域12a。这样做，在每个垂直沟槽18、19中形成绝缘场板。
此后，沉积作为至少覆盖沟槽硬掩膜7和场氧化物9的上部的共形层的衬垫层7a。图3中说明所得的半导体结构100。典型地，衬垫层7a具有约20nm至约40nm、例如30nm的厚度。在图3中说明的示例性实施例中，衬垫层7a形成为氮化硅层或氮氧化硅层。
此后，在每个垂直沟槽18、19的上部形成电介质插塞14a，使得电介质插塞14a延伸超出半导体本体40的水平表面15。图4中说明所得的半导体结构100。形成电介质插塞14a典型地包括沉积电介质材料（例如TEOS）以及位于或靠近衬垫层7a的CMP工艺停止。这样做，电介质插塞14a垂直向上延伸到另一水平表面15a。半导体本体40的水平表面15和另一水平表面15a之间的距离基本由硬掩膜层7和衬垫层7a的厚度限定。
此后，去除硬掩膜7和衬垫层7a的上部。例如，热磷酸可以用于相对于电介质插塞14a的材料（TEOS或氧化硅）选择性地去除衬垫层7a的上部和硬掩膜7的氮化硅。图5中说明所得的半导体结构100。因此，在将用作后续工艺中的外延硬掩膜14a的电介质插塞14a的相邻插塞之间，半导体本体40部分地露出。典型地，外延硬掩膜14a包含从水平表面15测量约300nm至约500nm的垂直延伸。
此后，通过相对于电介质插塞14a形成的外延硬掩膜具有选择性的外延沉积，在半导体本体40的露出的部分上沉积硅。这通过导致如图6所示的半导体器件100的选择性外延和附加的硅CMP工艺完成。因此，半导体材料被向回抛光到外延硬掩膜14a，使得，在说明的垂直剖面中，形成在垂直方向基本向上延伸到另一水平表面15a的至少两个空间隔开的外延区域2a、3。当在本说明书中使用时，术语“选择性外延”旨在描述例如基于CVD（化学汽相沉积）、MBE（分子束外延）或SPE（固相外延）的外延工艺，其中半导体本体是单晶且在表面上被非晶外延掩膜（例如氧化硅掩膜）部分地覆盖。在生长期间，结晶仅出现在单晶半导体本体的露出的表面上。这样做，单个半导体晶体区域生长在半导体本体的露出表面上，即，由非晶外延掩膜限定的半导体本体的选择位置。
典型地，半导体本体40在上部，如半导体区域1所示，延伸到第一导电类型（n型）的水平表面15。形成外延区域2a、3典型地包括在半导体本体40上形成第一导电类型的外延区域2a以及在第一导电类型的外延区域2a上形成第二导电类型（p型）的外延区域3。这样做，在每个外延区域2a、3中形成水平延伸的pn结。
此后，相对于外延区域2、3a选择性地去除由电介质插塞14a形成的外延硬掩膜以露出外延区域2 a、3的侧壁的上部。图7中说明所得的半导体结构100。
此后，在每个垂直沟槽18、19中的绝缘场板12上方形成绝缘栅电极11。形成绝缘栅电极11典型地包括例如通过热氧化在外延区域2a、3的露出的侧壁处形成薄栅极电介质区域8。这典型地跟随着沉积和部分地回蚀诸如高掺杂多晶硅的导电材料以形成栅电极11。图8中说明所得的半导体结构100。
此后，例如通过热氧化在每个栅电极11上形成绝缘插塞6。
典型地，第一半导体区域1和外延区域2a形成漂移区且外延区域3形成半导体器件100的本体区域。
例如通过注入在本体区域3中形成第二导电类型的高掺杂体接触区域4和第一导电类型的高掺杂的源极区域5。在本体区域3上形成与体接触区域4和源极区域5欧姆接触的第一电极10。在背表面16上形成与第二半导体区域2欧姆接触的第二电极13。图9中说明所得的半导体结构100。取决于第二半导体区域2的掺杂类型，对于n型第二半导体区域2，半导体器件100可以形成MOSFET，且对于p型第二半导体区域2，半导体器件100可以形成IGBT。
在图9中说明的示例性实施例中，第一电极10形成与体接触区域4和源极区域5的表面接触。然而，这些接触也可以形成为浅沟槽接触。
由于如上所述通过使用沟槽硬掩膜和外延硬掩膜形成彼此自对准的外延区域2a、3a以及用于场板12的垂直沟槽18、19，本体区域3的几何结构和场氧化物9相对于本体区域3的布置可以高精确度地调节。外延区域2a、3从水平表面15生长，且垂直沟槽18、19从水平表面15形成到半导体本体40中。这样做，水平表面15以低于几纳米的精度确定场板过渡点，即场氧化物9延伸的垂直高度。再者，外延区域2a和3的垂直延伸可以以5nm或甚至更小的精度调节。栅电极11和漂移区域2a、1之间的米勒电容的变化因而可以保持很小。这允许优化半导体器件100的设计，使得在没有对不同栅电极11的不利变化的条件下，米勒电容减小。因此，半导体器件100的开关损耗可以减小。再者，本体区域3的垂直延伸可以选择为相对小，例如介于约150nm至250nm之间。这是因为使用外延硬掩膜作为CMP停止导致的本体区域3的低高度变化。因此，在器件操作期间在每个本体区域3中的源极区域5和漂移区域2a之间沿着相应栅极电介质区域8形成的沟道区域的长度可以选择为相对小且仅具有几纳米的变化。因此，半导体器件100的导通状态损耗可以显著减小。
图10至23以垂直剖面说明根据若干实施例用于形成半导体器件200的方法。在第一工艺中，提供具有水平表面15和第一导电类型（n型）的第一半导体层1的晶片或基底40。半导体层1延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。沟槽硬掩膜层80、7、14布置在水平表面上。图10中说明所得的半导体器件200。
沟槽硬掩膜层80、7、14典型地包括电介质层的叠层。薄氧化物层80、例如10nm的热氧化物层布置在水平表面15上。典型地约10nm厚的氮化物层7布置在薄氧化物层7上。其上形成TEOS层14或USG层14。TEOS层14或USG层14的垂直厚度典型地约为400nm，但是也可以选择在约300nm至约600nm的范围内。
此后，在沟槽硬掩膜层80、7、14上形成光刻结构化掩膜70。使用光刻结构化掩膜70作为蚀刻掩膜，在沟槽硬掩膜层80、7、14和半导体本体40中形成垂直沟槽18、19。图11中说明所得的半导体器件200。
此后，在垂直沟槽18、19的侧壁和底壁上形成场氧化物9。场氧化物9典型地通过热氧化形成。图12中说明所得的半导体器件200。
此后，在每个垂直沟槽18、19的下部形成场板12。图13中说明所得的半导体器件200。场板12典型地通过沉积诸如高掺杂多晶硅的导电材料以及回蚀沉积的导电材料形成。
此后，例如通过回蚀的导电材料的上部的热氧化在每个场板12上形成绝缘区域12a。这样做，在每个垂直沟槽18、19中形成绝缘场板。
此后，在沟槽硬掩膜80、7、14上沉积衬垫层17以作为共形层。图14中说明所得的半导体结构200。
典型地，衬垫层71具有约20nm至约40nm的厚度，例如具有30nm的厚度。在图14中说明的示例性实施例中，衬垫层71形成为非晶硅层。衬垫层71至少覆盖沟槽硬掩膜7、14、80和场氧化物9的上部。
此后，在每个垂直沟槽18、19的上部形成电介质插塞14a，使得电介质插塞14a延伸超出半导体本体40的水平表面15。形成电介质插塞14a典型地包括沉积例如TEOS的电介质材料以及例如使用抗蚀剂蚀刻工具或氧化物蚀刻工具的凹陷工艺。图15中说明所得的半导体结构200。
此后，典型地沉积多晶硅材料121。图16中说明所得的半导体结构200。
在CMP工艺中，多晶硅材料121被向回抛光到沟槽硬掩膜7、14、80。图17中说明所得的半导体结构200。
此后，相对于衬垫层71选择性地去除沟槽硬掩膜7、14、80的上部14以部分地露出半导体本体40。典型地，TEOS层14或USG层14通过氧化物蚀刻去除。此后，各向同性硅蚀刻用于去除半导体本体40的水平表面15上方的硅材料。此后，可以通过热磷酸去除氮化物层7且可以使用HF蚀刻（氢氟酸蚀刻）去除薄氧化物层80。图18中说明所得的半导体结构200。图18中说明的半导体器件200类似于图5中说明的半导体器件100。然而，衬垫层7a的剩余部分在半导体器件200中由多晶硅形成。
此后，通过相对于电介质插塞14a形成的外延硬掩膜具有选择性的外延沉积，在半导体本体40的露出的部分上沉积硅。这通过选择性外延和硅CMP工艺完成。因此，半导体材料被向回抛光到外延硬掩膜14a，使得在所述垂直剖面中，形成至少两个空间隔开的外延区域2a、3，该至少两个空间隔开的外延区域2a、3具有基本由从水平表面15测量的电介质插塞14a的高度确定的垂直延伸。图19中说明所得的半导体结构200。
形成外延区域2a、3典型地包括在半导体本体40上形成第一导电类型的外延区域2a以及在第一导电类型的外延区域2a上形成第二导电类型（p型）的外延区域3。因此，在外延区域2a和3之间形成水平延伸的pn结。
此后，典型地使用氧化物蚀刻工艺至少去除外延区域2a、3之间的电介质插塞14a。短各向同性硅蚀刻工艺典型地用于去除垂直沟槽18、19的上部的衬垫层71且露出空间隔开的外延区域2a、3的侧壁。图20中说明所得的半导体结构200。
此后，在外延区域2a、3上形成薄热氧化物层8。这样做，如图21中的参考符号8a所指示，衬垫层71的剩余部分也被部分地氧化。在外延区域2a、3的侧壁上形成的部分薄热氧化物层8稍后典型地形成栅极电介质区域。
此后，诸如高杂掺多晶Si的导电材料被沉积且回蚀以在每个沟槽18、19中形成栅电极11。图22中说明所得的半导体器件200。
此后，例如通过热氧化在每个栅电极11上形成绝缘插塞6。典型地，第一半导体区域1和外延区域2a形成漂移区且外延区域3形成半导体器件200的本体区域。例如通过注入在本体区域3中形成第二导电类型的高掺杂体接触区域4和第一导电类型的高掺的源极区域5。在本体区域3上形成与体接触区域4和源极区域5欧姆接触的第一电极11。在背表面16上形成与第二半导体区域2欧姆接触的第二电极13。图23中说明所得的半导体器件200。取决于第二半导体区域2的掺杂类型，半导体器件200还可以形成MOSFET或IGBT。
图23中说明的半导体器件200类似于图9中说明的半导体器件100。用于制造半导体器件100、200的工艺具有共同点：在形成外延硬掩膜之前形成沟槽硬掩膜，该外延硬掩膜自对准于沟槽硬掩膜形成，且在形成外延区域之前，相对于外延硬掩膜选择性地去除沟槽硬掩膜。这样做，不同栅电极的米勒电容的变化可以保持很小。这改善了器件性能，尤其是在其有源区域具有多个沟槽栅极结构的功率半导体器件的开关性能。再者，本体区域中沟道区域的长度可以选择为很小，因为可以使用外延硬掩膜的厚度限定外延区域的垂直延伸以具有小的变化。因此，可以减小半导体器件100、200的导通状态的电阻。
图24至34以垂直剖面说明根据若干实施例用于形成半导体器件300的方法。在第一工艺中，提供具有水平表面15和第一导电类型（n型）的第一半导体层1的晶片或基底40。半导体层1延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。硬掩膜层7、14布置在水平表面15上。硬掩膜层7、14典型地包括布置在水平表面15上的氮化硅层7以及布置在氮化硅层7上的TEOS层14。取代TEOS层14，USG层可以布置在氮化硅层7上。图24中说明所得的半导体器件300。氮化硅层7的垂直延伸典型地选择在约10nm至约50nm的范围内。TEOS层14的垂直延伸典型地选择在约300nm至约600nm的范围内。
半导体器件300典型地是功率半导体器件，该功率半导体器件具有有源区域310和外围区域320，该有源区域310用于运送和/或切换负载电流，该外围区域320具有适当的场重新分布结构以最大化半导体器件300的阻断能力。
此后，使用光刻结构化掩膜作为蚀刻掩膜结构化硬掩膜层7、14。因此，形成从半导体本体40的水平表面15延伸到另一水平表面15a的外延硬掩膜7、14。图25中说明在去除光刻结构化掩膜之后所得的半导体器件300。
此后，通过选择外延相对于外延硬掩膜7、14选择性的外延沉积，在半导体本体40上沉积单晶硅。沉积的单晶硅被向回抛光到外延硬掩膜7、14，使得在所示垂直剖面中形成若干空间隔开的外延区域2a、3。这样做，外延区域2a、3的高度由外延硬掩膜7、14的高度限定。图26中说明所得的半导体器件300。
形成外延区域2a、3典型地包括在半导体本体40上形成第一导电类型的外延区域2a以及在第一导电类型的外延区域2a上形成第二导电类型（p型）的外延区域3。因此，在外延层2a、3之间形成水平延伸的pn结。
此后，相对于外延区域2a、3选择性地部分去除外延硬掩膜7、14，使得在垂直剖面中，至少在邻接稍后形成本体区域的p型半导体区域3上部，外延区域2a、3的侧壁露出。这典型地通过在蚀刻工艺中完全去除TEOS层14完成。
此后，薄氮化硅层7a被共形地沉积和各向异性蚀刻。这样做，外延区域2a、3的侧壁覆盖有氮化物层7a且相邻空间隔开的外延区域2a、3之间的半导体本体40典型地覆盖有氮化硅层7的剩余部分。典型地实施各向异性氮化硅蚀刻，使得外延区域3上方的氮化硅被完全去除。图27中说明所得的半导体器件300。
此后，在外延区域3上形成热氧化物81。可以在约900℃的温度形成热氧化物81，使得其垂直延伸可以约为100nm。图28中说明所得的半导体器件300。
此后，实施另一各向异性氮化硅蚀刻工艺以部分地露出空间隔开的外延区域2a、3之间的半导体本体40。图29中说明所得的半导体器件300。如图所示，形成沟槽硬掩膜7a、81。沟槽硬掩膜7a、81包括在垂直剖面中覆盖空间隔开的外延区域2a、3的每个侧壁的电介质层7a。
此后，使用沟槽硬掩膜7a、81作为蚀刻掩膜，垂直沟槽17、18、19被蚀刻到半导体本体40中。此后，在垂直沟槽17、18、19的侧壁和底壁上形成场氧化物9。场氧化物9典型地通过热氧化形成。
此后，在每个垂直沟槽17、18、19的下部形成场板12。这可以通过沉积导电层（例如高掺杂多晶硅层）且然后相对于沟槽硬掩膜7和场氧化物9选择性地回蚀导电层完成。
此后，例如通过回蚀的多晶硅层的上部的热氧化在每个场板12上形成绝缘区域12a。这样做，在每个垂直沟槽17、18、19中形成绝缘场板。图30中说明所得的半导体器件300。
此后，例如由TEOS或HDP氧化物制成的电介质填充物82被沉积且在CMP工艺中被向回抛光。图31中说明在使用掩膜142覆盖外围区域320中的垂直沟槽17之后的所得的半导体器件300。
此后，热氧化物81被去除，且在有源区域310中电介质填充物82被回蚀。图32中说明在去除掩膜142之后所得的半导体器件300。
此后，执行各向同性氮化硅蚀刻以露出有源区域310中外延区域2a、3的侧壁。图33中说明所得的半导体器件300。
此后，在有源区域310的每个垂直沟槽18、19中的绝缘场板12上方形成绝缘栅电极11。形成绝缘栅电极11典型地包括例如通过热氧化在外延区域2a、3的露出的侧壁处形成薄栅极电介质区域8。此后典型地跟随着沉积诸如高掺杂多晶硅的导电材料以及部分地回蚀导电材料以形成栅电极11。这样做，绝缘栅电极典型地形成为使得它们在垂直剖面中布置在相应空间隔开的外延区域2a、3之间。图34中说明所得的半导体器件300。因此，仅在半导体器件300的有源区域310中形成绝缘栅电极。布置在外围区域320中的垂直沟槽12中和沟槽12上的结构典型地形成用于分别重新分布电场和电势的边缘终止结构，使得半导体器件300的阻断电压得以维持。
此后，例如通过热氧化在每个栅电极11上形成绝缘插塞。典型地，第一半导体区域1和外延区域2a形成漂移区且外延区域3形成半导体器件300的本体区域。例如通过注入典型地在本体区域3中形成第二导电类型的高掺杂体接触区域4和第一导电类型的高掺杂的源极区域5。在本体区域3中形成与体接触区域4和源极区域5欧姆接触的第一电极。在背表面16上形成与第二半导体区域欧姆接触的第二电极。取决于第二半导体区域的掺杂类型，半导体器件300可以形成MOSFET或IGBT。
图35至40以垂直剖面说明根据若干实施例用于形成半导体器件400的方法。在第一工艺中，提供具有水平表面15和第一导电类型（n型）的第一半导体层1的晶片或基底40。半导体层1延伸到水平表面15。第一表面15的法向en基本平行于垂直方向。硬掩膜层83、典型地氧化硅层布置在水平表面15上。硬掩膜层83典型地通过热氧化形成且具有约200nm至约500nm的垂直延伸。图35中说明所得的半导体器件400。
半导体器件400典型地还是功率半导体器件，该功率半导体器件具有有源区域410和外围区域420，该有源区域410用于运送和/或切换负载电流，其该外围区域420具有适当场重新分布结构以最大化半导体器件400的阻断能力。
此后，使用光刻结构化掩膜结构化硬掩膜层83。因此，形成从半导体本体40的水平表面15延伸到另一水平表面15a的外延硬掩膜83。图36中说明在去除光刻结构化掩膜之后所得的半导体器件400。
此后，通过选择外延相对于外延硬掩膜83选择性的外延沉积，在半导体本体40上沉积单晶硅。沉积的单晶硅被向回抛光到外延硬掩膜83，使得在所示垂直剖面中，形成在垂直方向基本向上延伸到另一水平表面15a的若干空间隔开的外延区域2a、3。这样做，外延区域2a、3的高度由外延硬掩膜83的高度限定。图37中说明所得的半导体器件400。
形成外延区域2a、3典型地包括在半导体本体40上形成第一导电类型的外延区域2a且在第一导电类型的外延区域2a上形成第二导电类型（p型）的外延区域3。这样做，在每个外延区域2a、3中形成水平延伸的pn结。外延区域2a和半导体层1稍后典型地形成共同的漂移区域。典型地，外延区域3稍后形成本体区域。
此后，相对于外延区域2a、3和半导体本体40选择性地去除外延硬掩膜83，使得在垂直剖面中外延区域2a、3的侧壁露出，且使得在垂直剖面中半导体本体40在外延区域2a和3之间露出。这典型地通过在蚀刻工艺中完全去除外延硬掩膜83完成。
此后，共形地沉积薄氮化硅层7a。抗蚀剂141被沉积且回蚀以覆盖直接布置在半导体本体40上的氮化硅层7a的部分。此后，各向异性氮化硅蚀刻用于去除布置在外延区域3的顶部上的氮化硅7a的部分。图38中说明所得的半导体器件400。
此后，抗蚀剂141被去除，例如灰化，且在外延区域3上形成热氧化物81。在约900℃的温度形成热氧化物81。热氧化物81的垂直延伸可以约为100nm。图39中说明所得的半导体器件400。
此后，另一各向异性氮化硅蚀刻用于去除直接布置在半导体本体40上的氮化硅层7a的部分。由此，形成自对准于外延区域2a、3的包括氮化硅层7a和热氧化物81的沟槽硬掩膜7a、81。图40中说明所得的半导体器件400。图40中说明的半导体器件400类似于图29中说明的半导体器件300。
此后， 参考图30至34对半导体器件300解释的进一步工艺典型地也对半导体器件400执行以形成MOSFET或IGBT。使用沟槽硬掩膜7a、81作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体40中。在每个垂直沟槽的下部形成场板且在有源区域410但典型地不在外围区域420中在垂直沟槽上方形成绝缘栅电极。
用于形成半导体器件300和400的方法具有共同点：沟槽硬掩膜自对准于外延区域形成，且使用沟槽硬掩膜作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体中。再者，用于形成半导体器件300和400的方法具有共同点：在形成沟槽硬掩膜之前，相对于外延区域选择性去除外延硬掩膜。由此，栅电极的米勒电容的变化和栅极-漏极电荷Qgd分别典型地保持很小。这允许优化半导体器件300、400的设计，使得在没有用于不同栅电极11的不利变化的条件下，米勒电容减小。因此，半导体器件300、400的开关损耗可以减小。再者，本体区域3的垂直延伸可以选择为相对小，例如介于约150nm至250nm之间。这是因为使用外延硬掩膜作为CMP停止（其限定外延区域2a、3的高度）导致的本体区域3的低高度变化。因此，在器件操作期间可以形成的沟道区域的长度可以选择为相对小且仅具有几纳米的小的变化。因此，半导体器件300、400的导通状态损耗可以显著减小。
诸如“下面”、“下方”、“上方”、“上面”等空间相对术语用于描述的简单以解释一个元件相对于另一元件的定位。除了与图中示意的取向不同的取向之外，这些术语还旨在涵盖器件的不同取向。诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等但也不限于此。贯穿说明书，相似的术语表示相似的元件。
当在此使用时，术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境明确指明，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
考虑上述范围的变型和应用，应当理解，本发明不受上述说明书限制，也不受附图限制。而是，本发明仅由所附权利要求及其合法等价限制。

Claims (25)

1.一种用于形成半导体器件的方法,包括：
提供具有水平表面（15）的半导体本体（40）；
在水平表面（15）上形成外延硬掩膜；
通过相对于外延硬掩膜在水平表面（15）上选择性外延形成外延区域（2a，3），使得外延区域（2a，3）适应于外延硬掩膜；
形成从水平表面（15）到半导体本体（40）中的垂直沟槽（18，19）；
在垂直沟槽（18，19）的下部形成绝缘场板（12），包括形成场氧化物；以及
在绝缘场板（12）上方形成绝缘栅电极（11），使得场氧化物在垂直方向向上延伸到外延区域（2a，3）。
2.根据权利要求1所述的方法，还包括通过外延硬掩膜上的化学机械抛光工艺停止对外延区域（2a，3）进行抛光。
3.根据权利要求1或2所述的方法，其中外延硬掩膜具有约300nm至约600nm的垂直延伸。
4.根据权利要求1或2所述的方法，其中半导体本体（40）包括延伸到水平表面（15）的第一导电类型的上部，且其中形成外延区域包括在半导体本体（40）上形成第一导电类型的外延区域（2a，3）且在第一导电类型的外延区域（2a，3）上形成第二导电类型的外延区域（2a，3）。
5.根据权利要求1或2所述的方法，还包括形成自对准于外延区域（2a，3）的沟槽硬掩膜，且其中形成垂直沟槽（18，19）包括通过沟槽硬掩膜蚀刻到半导体本体（40）中。
6.根据权利要求5所述的方法，还包括在形成沟槽硬掩膜之前相对于外延区域（2a，3）选择性地去除外延硬掩膜。
7.根据权利要求1或2所述的方法，还包括：
在形成外延硬掩膜之前形成沟槽硬掩膜，其中外延硬掩膜自对准于沟槽硬掩膜形成；以及
在形成外延区域之前相对于外延硬掩膜选择性地去除沟槽硬掩膜。
8.根据权利要求1或2所述的方法，其中外延硬掩膜包括热氧化物层、TEOS层、非掺杂硅酸盐玻璃层、高密度等离子体氧化物层以及掺杂氧化物层其中至少之一。
9.一种用于形成半导体器件的方法,包括：
提供具有水平表面（15）的半导体本体（40）；
在水平表面（15）上形成外延硬掩膜；
通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体（40）上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域；
相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出；
形成沟槽硬掩膜包括形成电介质层，使得在垂直剖面中，该至少两个空间隔开的外延区域的每一个侧壁被电介质层覆盖；
使用沟槽硬掩膜作为蚀刻掩膜，蚀刻垂直沟槽（18，19）到半导体本体（40）中；以及
形成绝缘栅电极（11），该绝缘栅电极（11）在垂直剖面中布置在该至少两个空间隔开的外延区域之间。
10.根据权利要求9所述的方法，还包括将半导体材料向回抛光到外延硬掩膜。
11.根据权利要求9或10所述的方法，其中形成外延硬掩膜包括以下方式至少之一：
形成热氧化物层；以及
沉积氮化物层且沉积TEOS层。
12.根据权利要求9或10所述的方法，还包括在垂直沟槽（18、19）的下部形成绝缘场板（12）。
13.根据权利要求9或10所述的方法，其中半导体器件包括有源区域和外围区域，该方法还包括：
在有源区域中形成多个垂直沟槽（18，19）且在外围区域中形成至少一个垂直沟槽（17）；以及
仅在有源区域中形成绝缘栅电极（11）。
14.一种用于形成半导体器件的方法,包括：
提供具有水平表面（15）的半导体本体（40）；
通过热氧化和光刻，在水平表面（15）上形成外延硬掩膜；
通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体（40）上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域；
相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出；
形成沟槽硬掩膜包括形成电介质层，使得在垂直剖面中，该至少两个空间隔开的外延区域的每一个侧壁被电介质层覆盖；
使用沟槽硬掩膜作为蚀刻掩膜，蚀刻垂直沟槽（18、19）到半导体本体（40）中；
在垂直沟槽的下部形成场板（12）；以及
形成绝缘栅电极（11），该绝缘栅电极（11）在垂直剖面中布置在该至少两个空间隔开的外延区域之间以及场板（12）上方。
15.根据权利要求14所述的方法，其中外延硬掩膜具有约300nm至约500nm的垂直延伸。
16.根据权利要求13或14所述的方法，其中半导体器件包括有源区域和外围区域，该方法还包括：
在有源区域中形成多个垂直沟槽（18，19）且在外围区域中形成至少一个垂直沟槽（7）；以及
仅在有源区域中形成绝缘栅电极（11）。
17.一种用于形成场效应半导体器件的方法,包括：
提供具有水平表面（15）的半导体本体（40）；
在水平表面（15）上形成沟槽硬掩膜且在半导体本体（40）中形成自对准于沟槽硬掩膜的垂直沟槽（18，19）；
在垂直沟槽的下部形成绝缘场板（12）；
形成自对准于沟槽硬掩膜的外延硬掩膜；
相对于外延硬掩膜选择性地去除沟槽硬掩膜以部分地露出半导体本体（40）；
通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体（40）上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域；
去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出；以及
形成绝缘栅电极（11），该绝缘栅电极（11）在垂直剖面中布置在该至少两个空间隔开的外延区域之间。
18.根据权利要求17所述的方法，其中形成外延硬掩膜包括在垂直沟槽（18，19）中形成电介质插塞（14a），使得电介质插塞（14a）延伸超出水平表面（15）。
19.根据权利要求18所述的方法，还包括至少在电介质插塞（14a）和半导体本体（40）之间形成非晶硅层。
20.根据权利要求17或18所述的方法，其中形成硬掩膜和垂直沟槽（18、19）包括沉积氮化物层。
21.根据权利要求17或18所述的方法，其中形成绝缘场板（12）包括：
绝缘垂直沟槽的壁；
沉积导电层；以及
相对于沟槽硬掩膜选择性地回蚀导电区域。
22.根据权利要求21所述的方法，还包括以下步骤其中至少一个：
使用另一氮化物层覆盖沟槽硬掩膜和绝缘侧壁的上部；
使用非晶硅层覆盖沟槽硬掩膜和绝缘侧壁的上部；
沉积TEOS层；
沉积非掺杂的硅酸盐玻璃层；以及
通过沟槽硬掩膜上的化学机械抛光工艺停止在水平表面（15）之上形成平坦的水平表面（15）。
23.一种用于形成场效应半导体器件的方法，包括：
提供具有水平表面（15）和水平表面（15）上的硬掩膜层的半导体本体（40）；
在硬掩膜层和半导体本体（40）中形成垂直沟槽（18，19）；
在垂直沟槽的侧壁和底壁上形成场氧化物；
在垂直沟槽（18，19）的下部形成场板（12）；
形成至少覆盖沟槽硬掩膜和场氧化物的上部的衬垫层；
在垂直沟槽的上部形成电介质插塞（14a），该电介质插塞（14a）延伸超出水平表面（15）；
去除沟槽硬掩膜以部分地露出半导体本体（40）；
通过选择性外延相对于电介质插塞（14a）选择性的外延沉积，在半导体本体（40）上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域；
通过去除至少位于该至少两个空间隔开的外延区域之间的电介质插塞（14a），在垂直剖面中露出该至少两个空间隔开的外延区域的侧壁。
24.根据权利要求23所述的方法，其中沟槽硬掩膜包括电介质层的叠层。
25.根据权利要求23或24所述的方法，其中衬垫层包括非晶硅层。
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