CN113690320A - 垂直dmosfet及其制备方法、bcd器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 13
- 230000005669 field effect Effects 0.000 title abstract description 11
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 11
- 150000004706 metal oxides Chemical class 0.000 title abstract description 11
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 230000000295 complement effect Effects 0.000 title abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 104
- 238000002513 implantation Methods 0.000 claims description 62
- 150000002500 ions Chemical class 0.000 claims description 60
- 238000005468 ion implantation Methods 0.000 claims description 38
- 238000001259 photo etching Methods 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 20
- 229910052785 arsenic Inorganic materials 0.000 claims description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 229910052787 antimony Inorganic materials 0.000 claims description 7
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 7
- 238000005513 bias potential Methods 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 238000000407 epitaxy Methods 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 7
- 101000602237 Homo sapiens Neuroblastoma suppressor of tumorigenicity 1 Proteins 0.000 description 5
- 102100037142 Neuroblastoma suppressor of tumorigenicity 1 Human genes 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 201000007795 Bietti crystalline corneoretinal dystrophy Diseases 0.000 description 1
- 208000008319 Bietti crystalline dystrophy Diseases 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供一种垂直DMOSFET及其制备方法、BCD器件,主要解决现有LDMOSFET漏极区占用面积大、导通电阻较大以及VDMOSFET兼容性较差的问题,该垂直DMOSFET包括,P型衬底;在P型衬底上表面形成的NBL埋藏层,在NBL埋藏层上表面形成的N型外延层;在N型外延层上表面形成的氧化层;N型外延层内依次设有N‑Well区和P‑Body区;N‑Well区的上表面设置有N+接触区,形成漏极,N‑Well区的底端与NBL埋藏层相连通;P‑Body区的上表面设置有N+接触区,形成源极;N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极。
Description
技术领域
本发明涉及单片集成工艺技术领域,具体涉及一种与BCD工艺兼容耐压可选的垂直DMOSFET及其制备方法、BCD器件。
背景技术
BCD(BIPOLAR-CMOS-DMOS)集成工艺是一种单片集成工艺技术,将Bipolar(双极晶体管)、CMOS(互补金属氧化物半导体场效应管)和DMOSFET(双扩散金属氧化物半导体场效应管)器件同时制作在同一芯片上。它综合了各器件自身的优点,使其具有各自分立时的良好性能。整合过的BCD工艺可大幅降低功率耗损,提高系统性能,节省成本,可靠性更好。其中,DMOSFET器件是由成百上千的单一结构的DMOSFET单元所组成的,这些单元的数目是根据一个芯片所需要的驱动能力所决定的,DMOSFET的性能直接决定了芯片的驱动能力和芯片面积。DMOSFET的主要技术指标有:耐压、导通电阻、阈值电压等。
DMOSFET主要有两种类型:横向双扩散金属氧化物半导体场效应管LDMOSFET和垂直双扩散金属氧化物半导体场效应管VDMOSFET。其中,VDMOSFET的耐压非常高,但由于是纵向结构,漏极从晶圆背面引出,不适合与平面结构的集成电路相结合。因此,BCD中的高压器件常采用的是LDMOSFET。但是,由于LDMOSFET要达到很高的耐压时,结构中需要设计漂移区(漂移区的杂质浓度比较低),使得漏极区占有很大的面积,同时也会造成器件的导通电阻增加。
发明内容
本发明的目的是解决现有LDMOSFET漏极区占用面积大、导通电阻较大以及VDMOSFET兼容性较差的问题,提供一种垂直DMOSFET及其制备方法、BCD器件。
为实现上述目的,本发明采用以下技术方案:
一种垂直DMOSFET,包括
P型衬底;
在所述P型衬底上表面形成的NBL埋藏层,所述NBL埋藏层的注入离子为N型离子;
在所述NBL埋藏层上表面形成的N型外延层;
在所述N型外延层上表面通过局部氧化隔离形成的氧化层;
所述N型外延层内依次设有N-Well区和P-Body区;
所述N-Well区的上表面设置有N+接触区,形成漏极,所述N-Well区的底端与NBL埋藏层相连通;
所述P-Body区的上表面设置有N+接触区,形成源极;
所述N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,所述多晶硅层和栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区上表面。
进一步地,所述垂直DMOSFET的导通电阻通过调节N-Well区的离子注入剂量控制。
进一步地,所述NBL埋藏层的注入离子为砷或锑,所述N-Well区的注入离子为磷,所述P-Body区的注入离子为硼,所述N+接触区的注入离子为砷。
上述垂直DMOSFET的制备方法包括以下步骤:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长N型外延层,在N型外延层上进行局部氧化工艺,实现局部氧化隔离,形成厚度为8000~9000埃的氧化层;
步骤二、利用N-Well的光罩,通过光刻工艺在N型外延层内形成N-Well区,对其进行离子注入,通过离子的注入能量和注入剂量确保N-Well区注入的离子与NBL埋藏层连通;
步骤三、在N型外延层上生长500~600埃的栅氧化层,并在栅氧化层上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body区进行离子注入;
步骤五、在P-Body区及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极;
步骤六、形成中间介质层、接触孔和金属层。
进一步地,步骤二中,N-Well区的注入离子为磷,注入能量为75KeV~100KeV,注入剂量为1.0E14cm-2~1.5E14cm-2;
步骤四中,P-Body区的注入离子为硼,注入的斜角角度为35~45度,采用四次旋转注入,注入能量为40KeV~55KeV,注入剂量为2.5E13 cm-2~3E13cm-2;
步骤五中,N+接触区的注入离子为砷,注入能量为70KeV~80KeV,注入剂量为7.5E15cm-2~8E15cm-2。
本发明还提供另一种垂直DMOSFET,包括
P型衬底;
在所述P型衬底上表面形成的NBL埋藏层,所述NBL埋藏层的注入离子为N型离子;
在所述NBL埋藏层的上表面自下至上依次形成的M个N型外延层,M≥2,M个N型外延层的离子掺杂浓度自下至上依次递增;
在第M个N型外延层上表面通过局部氧化隔离形成的氧化层;
所述第M个N型外延层内依次设有N-Well区和P-Body区;
所述N-Well区的上表面设置有N+接触区,形成漏极,所述N-Well区的底端依次通过M-1个NBL埋藏区与NBL埋藏层相连通;
所述P-Body区的上表面设置有N+接触区,形成源极;
所述N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,所述多晶硅层栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区的上表面。
进一步地,所述垂直DMOSFET的导通电阻通过调节N-Well区的离子注入剂量控制。
进一步地,所述NBL埋藏层的注入离子为砷或锑,所述N-Well区的注入离子为磷,所述P-Body区的注入离子为硼,所述N+接触区的注入离子为砷。
上述垂直DMOSFET的制备方法包括以下步骤:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长N型外延层,利用N-Well光罩,在该N型外延层形成NBL埋藏区,对NBL埋藏区进行N型离子注入并进行高温推结,重复该过程多次,直至形成M个N型外延层和M-1个依次连接的NBL埋藏区;
在第M个N型外延层上进行局部氧化工艺,实现局部氧化隔离,形成厚度为8000~9000埃的氧化层;
步骤二、利用N-Well的光罩,通过光刻工艺在第M个N型外延层内且对应第M-1个NBL埋藏区位置形成N-Well区,对其进行离子注入,通过离子的注入能量和注入剂量确保N-Well区注入的离子通过M-1个NBL埋藏区与NBL埋藏层相连通;
步骤三、在第M个N型外延层生长500~600埃的栅氧化层,并在栅氧化层上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body区进行离子注入;
步骤五、在P-Body区及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极;
步骤六、形成中间介质层、接触孔和金属层。
进一步地,步骤二中,N-Well区的注入离子为磷,注入能量为75KeV~100KeV,注入剂量为1.0E14cm-2~1.5E14cm-2;步骤四中,P-Body区的注入离子为硼,注入的斜角角度为35~45度,采用四次旋转注入,注入能量为40KeV~55KeV,注入剂量为2.5E13cm-2~3E13cm-2;步骤五中,N+接触区的注入离子为砷,注入能量为70KeV~80KeV,注入剂量为7.5E15cm-2~8E15cm-2。
本发明还提供了一种BCD器件,包括双极晶体管、CMOS和上述垂直DMOSFET,所述双极晶体管、CMOS和垂直DMOSFET共用衬底层、埋藏层和外延层。
与现有技术相比,本发明具有如下有益效果:
1.本发明提出一种与BCD集成工艺兼容的垂直DMOSFET,其漏极是BCD工艺中的N型埋层,通过深N阱N-Well区将其从正面引出。在相同耐压下,此结构不仅可以减小芯片面积,提高芯片利用率,同时通过调节N-Well区的离子掺杂浓度还可减小导通电阻。另外,此结构的工艺只需增加N-Well区的光罩,通过光刻和离子注入工艺来实现漏极引出,工艺相对成熟,易实现。
2.本发明垂直DMOSFET设置有多层N型外延层,N型外延层的电阻率由下至上依次递减,该垂直DMOSFET采用多次外延、参数递变的方法实现了垂直DMOSFET与BCD器件的兼容,通过调节第M个N型外延层的参数使其满足BCD器件的电性要求,调节剩余N型外延层的参数使得满足垂直DMOSFET器件的电性要求。
附图说明
图1为本发明实施例一的双垂直DMOSFET结构示意图;
图2为本发明实施例二的双垂直DMOSFET结构示意图;
图3为本发明实施例三的双垂直DMOSFET结构示意图;
图4为本发明实施例一垂直DMOSFET制备方法中步骤一的示意图;
图5为本发明实施例一垂直DMOSFET制备方法中步骤二示意图;
图6为本发明实施例一垂直DMOSFET制备方法中步骤三示意图;
图7为本发明实施例一垂直DMOSFET制备方法中步骤四示意图;
图8为本发明实施例一垂直DMOSFET制备方法中步骤五示意图;
图9为本发明实施例一垂直DMOSFET制备方法中步骤六示意图;
图10为本发明实施例二垂直DMOSFET制备方法中步骤一的示意图;
图11为本发明实施例三垂直DMOSFET制备方法中步骤一的示意图;
图12为本发明实施例四的BCD器件结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。本领域技术人员应当理解的是,这些实施方式仅仅用来解释本发明的技术原理,目的并不是用来限制本发明的保护范围。
本发明提出一种与BCD集成工艺兼容的垂直DMOSFET,其漏极是BCD工艺中的N型埋层,通过N型阱将其从正面引出。在相同耐压下,此结构不仅可以减小芯片面积,提高芯片利用率,同时可通过调节N型阱的掺杂浓度来控制器件的导通电阻。
图1至图3所示均为垂直DMOSFET器件的结构,图中均是以平面DMOSFET为例,当然也可为沟槽DMOSFET、超结DMOSFET等结构;隔离区采用的是与BCD中CMOS器件兼容的LOCOS场氧隔离,也可以采用与DMOSFET器件兼容的P型离子注入的分压环隔离。图中,G1为DMOSFET器件的栅极,D1为DMOSFET器件的漏极,S1为DMOSFET器件的源极。
实施例一
本实施例提供垂直DMOSFET与BCD中器件的耐压相当(差值≤10V),如图1所示,为双垂直DMOSFET的外延参数:电阻率/厚度与BCD器件一致时,可采用一次外延方法。通过N型阱与NBL埋藏层连接,将其垂直DMOSFET器件的漏极从晶圆正面引出。此结构的工艺只需增加N型阱的光罩,通过光刻和离子注入工艺来实现漏极引出,工艺相对成熟,易实现。氧化层的隔离区采用的是与BCD中CMOS器件兼容的LOCOS场氧隔离,也可以采用与DMOSFET器件兼容的P型离子注入的分压环隔离。本实施例提供的垂直DMOSFET结构具体如下,包括:
P型衬底;
在P型衬底上表面形成的NBL埋藏层,NBL埋藏层的注入离子为N型离子;
在NBL埋藏层上表面形成的N型外延层;
在N型外延层上表面通过局部氧化隔离形成的氧化层;
N型外延层内依次设有N-Well区和P-Body区;
N-Well区的上表面设置有N+接触区,形成漏极,N-Well区的底端与NBL埋藏层相连通;
P-Body区的上表面设置有N+接触区,形成源极;
N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,多晶硅层和栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区上表面。
本实施例提供的垂直DMOSFET的制备方法如下:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,注入离子可为砷或锑,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长一层5~6um的N型外延层,在N型外延层上进行局部氧化工艺,实现LOCOS局部氧化隔离,形成厚度为8000~9000埃的氧化层,如图4所示;
步骤二、利用N-Well的光罩,通过光刻工艺在N型外延层内形成N-Well区,对其进行磷离子注入,离子注入的能量为75KeV~100KeV,离子注入的剂量为1.0E14cm-2~1.5E14cm-2,确保其与NBL埋藏层连通,如图5所示;
步骤三、在N型外延层上生长500~600埃的栅氧化层,在栅氧化层上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极,如图6所示;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body进行硼离子注入,注入能量约为40KeV~55KeV,注入剂量约为2.5E13cm-2~3E13cm-2,P-Body注入角度及注入剂量均可与BCD 工艺相兼容,且注入的斜角角度为35~45度,可采用四次旋转注入,确保P-Body的注入位置准确,如图7所示;
步骤五、在P-Body区及N-Well区进行N+注入,形成N+接触区,引出源极和漏极,此工艺与BCD工艺相兼容,其注入离子为砷,注入能量约为70KeV~80KeV,注入剂量约为7.5E15cm-2~8E15cm-2,如图8所示;
步骤六、后续的工艺为常规工艺,如中间介质层、接触孔和金属层的形成等,完成DMOSFET器件的所有工艺,如图9所示。
实施例二
本实施例提供的垂直DMOSFET器件的耐压稍大于BCD中器件的耐压(10V<差值≤60V),如图2所示,为双垂直DMOSFET器件的外延参数:电阻率/厚度稍大于BCD器件时,可采用双层外延的方法来实现。通过调节外延层N-EPI2的参数满足BCD器件的电性要求,调节N-EPI1的电阻率递增,综合N-EPI1和N-EPI2满足垂直DMOSFET器件的电性参数要求。由于双层外延的电阻率不同,N-Well通过一次离子注入形成,在两层外延中的分布有差。因此,可通过多次工艺实现,利用N型阱的光罩,在N-EPI1中做N型埋层NBL1,在N-EPI2中形成N型阱N-Well。此结构中漏极的N型阱采用两次工艺,但共用一张光罩。此结构中增加的工艺均为成熟工艺的重复应用,因此,不会增加工艺难度。本实施例提供的垂直DMOSFET结构具体如下,包括:
P型衬底;
在P型衬底上表面形成的NBL埋藏层,NBL埋藏层的注入离子为N型离子;
在NBL埋藏层上表面自下至上依次形成的2个N型外延层,即N-EPI1和N-EPI2,N-EPI2的电阻率小于N-EPI1的电阻率,即N-EPI2的离子掺杂浓度大于N-EPI1的离子掺杂浓度;
在第2个N型外延层N-EPI2上表面通过局部氧化隔离形成的氧化层;
第2个N型外延层内依次设有N-Well区和P-Body区;
N-Well区的上表面设置有N+接触区,形成漏极,N-Well区的底端通过NBL1埋藏区与NBL埋藏层相连通;
P-Body区的上表面设置有N+接触区,形成源极;
N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,多晶硅层栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区的上表面。
该实施例的垂直DMOSFET的制备方法如下:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,注入离子可为砷或锑,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长一层4~5um的N型外延层N-EPI1,利用N-Well光罩,在N-EPI1内形成NBL1埋藏区,对其进行N型离子注入并进行高温推结,确保其与NBL埋藏层连通;再生长一层3~4um的N型外延层N-EPI2;
在N型外延层N-EPI2上进行局部氧化工艺,实现LOCOS局部氧化隔离,形成厚度为8000~9000埃的氧化层,如图10所示;
步骤二、利用N-Well的光罩,通过光刻工艺在N-EPI2上形成N-Well区,对其进行N-Well离子注入,确保其与NBL1埋藏层连通,注入的离子为磷,注入的能量为75KeV~100KeV,离子注入的剂量为1.0E14cm-2~1.5E14cm-2;
步骤三、在第2个N型外延层上生长500~600埃的栅氧化层,在其上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body进行硼离子注入;注入能量约为40KeV~55KeV,注入剂量约为2.5E13cm-2~3E13cm-2,P-Body注入角度及注入剂量均可与BCD 工艺相兼容,且注入的斜角角度为35~45度,可采用四次旋转注入,确保P-Body的注入位置准确;
步骤五、在P-Body区域及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极,此工艺与BCD工艺相兼容,其注入离子为砷,注入能量约为70KeV~80KeV,注入剂量约为7.5E15cm-2~8E15cm-2,与BCD工艺兼容;
步骤六、后续的工艺为常规工艺,如中间介质层、接触孔和金属层的形成等,完成DMOSFET器件的所有工艺。
实施例三
本实施例提供的垂直DMOSFET器件的耐压远大于BCD中器件的耐压(差值>60V),如图3所示,为双垂直DMOSFET器件的外延参数:电阻率/厚度远大于BCD器件时,可以采用多层外延方法。由于垂直DMOSFET器件与BCD器件的耐压相差较大,则两者的外延参数相差较大,因此,需要采用多次外延、参数递变的方法来实现两者外延的兼容性。通过调节外延层N-EPIM(M≥3)的参数使其满足BCD器件的电性要求,综合调节剩余外延层N-EPI1~N-EPI(M-1)的参数使得满足垂直DMOSFET器件的电性要求。同样的,由于多次外延的厚度较厚,且各外延层的电阻率有差,导致N型阱的深度较深,且相同工艺条件在各外延层中的分布有差,增加了工艺难度的同时,工艺效果无法保证。因此,N型阱需要多次工艺实现,利用同一张光罩N-Well,在N-EPIM外延层形成N型阱,其他外延层做埋层NBL1~NBL(M-1)。此结构中的工艺也为重复的成熟工艺,易实现。本实施例提供的垂直DMOSFET结构具体如下,包括:
包括P型衬底;
在P型衬底上表面形成的NBL埋藏层,NBL埋藏层的注入离子为N型离子;
在NBL埋藏层的上表面自下至上依次形成的M个N型外延层,M≥3,M个N型外延层的离子掺杂浓度自下至上依次递增,使得N型外延层的电阻率自下至上依次递减;
在第M个N型外延层上表面通过局部氧化隔离形成的氧化层;
第M个N型外延层内依次设有N-Well区和P-Body区;
N-Well区的上表面设置有N+接触区,形成漏极,N-Well区的底端依次通过M-1个NBL埋藏区与NBL埋藏层相连通;
P-Body区的上表面设置有N+接触区,形成源极;
N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,多晶硅层栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区的上表面。
本实施例提供的垂直DMOSFET的制备方法如下:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,注入离子可为砷或锑,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长一层4~5um的N型外延层N-EPI1,利用N-Well光罩,在N-EPI1形成NBL1埋藏区,对其进行N型离子注入并进行高温推结,多次重复此工艺,形成N型外延层N-EPI2~N-EPIM和NBL埋藏区NBL1~NBL(M-1),确保各埋层之间的连通;最后生长N型外延层N-EPIM,在其上进行局部氧化工艺,实现LOCOS局部氧化隔离,其氧化层厚度为8000~9000埃,如图11所示;
步骤二、利用N-Well的光罩,通过光刻工艺在N型延层N-EPIM上形成N-Well区,对其进行N-Well离子注入,确保其与NBL(M-1)埋藏区连通,注入的离子为磷,注入的能量为75KeV ~100KeV,离子注入的剂量为1.0E14cm-2~1.5E14cm-2;
步骤三、生长500~600埃的栅氧化层,在其上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body进行硼离子注入,注入能量约为40KeV ~55KeV,注入剂量约为2.5E13cm-2~3E13cm-2;其中,P-Body注入角度及注入剂量均可与BCD 工艺相兼容,且注入的斜角角度为35~45度,可采用四次旋转注入,确保P-Body的注入位置准确;
步骤五、在P-Body区域及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极,此工艺与BCD工艺相兼容。其注入离子为砷,注入能量约为70KeV ~80KeV,注入剂量约为7.5E15cm-2~8E15cm-2,与BCD工艺兼容;
步骤六、后续的工艺为常规工艺,如中间介质层、接触孔和金属层的形成等,完成DMOSFET器件的所有工艺。
实施例四
与实施例一垂直DMOSFET兼容的BCD器件的结构如图12所示,其中,P-Sub衬底和NBL埋藏层为传统BCD器件的所用层次,NBL埋藏层的主要作用是降低CMOS器件的漏极电阻,同时也可与N-Well连通引出DMOSFET的漏极,而DMOSFET的漏极电阻主要是通过调节N-Well的浓度来实现。(N-Well和BCD中的N-Well工艺条件相同的情况下可同时实现,为了方便单独控制DMOSFET的漏极,可设定为两个层次)。此结构应用到BCD器件中,只有N-Well为单独工艺,其他工艺基本均可与BCD器件兼容。图12中,G1为DMOSFET器件的栅极;D1为DMOSFET器件的漏极;S1为DMOSFET器件的源极;G2为CMOS中PMOS器件的栅极;D2为CMOS中PMOS器件的漏极;S2为CMOS中PMOS器件的源极;G3为CMOS中NMOS器件的栅极;D3为CMOS中NMOS器件的漏极;S3为CMOS中NMOS器件的源极。
Claims (12)
1.一种垂直DMOSFET,其特征在于,包括
P型衬底;
在所述P型衬底上表面形成的NBL埋藏层,所述NBL埋藏层的注入离子为N型离子;
在所述NBL埋藏层上表面形成的N型外延层;
在所述N型外延层上表面通过局部氧化隔离形成的氧化层;
所述N型外延层内依次设有N-Well区和P-Body区;
所述N-Well区的上表面设置有N+接触区,形成漏极,所述N-Well区的底端与NBL埋藏层相连通;
所述P-Body区的上表面设置有N+接触区,形成源极;
所述N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,所述多晶硅层和栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区上表面。
2.根据权利要求1所述的垂直DMOSFET,其特征在于:所述垂直DMOSFET的导通电阻通过调节N-Well区的离子注入剂量控制。
3.根据权利要求1或2所述的垂直DMOSFET,其特征在于:所述NBL埋藏层的注入离子为砷或锑,所述N-Well区的注入离子为磷,所述P-Body区的注入离子为硼,所述N+接触区的注入离子为砷。
4.一种BCD器件,其特征在于:包括双极晶体管、CMOS和权利要求1至3任一所述的垂直DMOSFET,所述双极晶体管、CMOS和垂直DMOSFET共用衬底层、埋藏层和外延层。
5.一种权利要求1至3任一所述的垂直DMOSFET的制备方法,其特征在于,包括以下步骤:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长N型外延层,在N型外延层上进行局部氧化工艺,实现局部氧化隔离,形成厚度为8000~9000埃的氧化层;
步骤二、利用N-Well的光罩,通过光刻工艺在N型外延层内形成N-Well区,对其进行离子注入,通过离子的注入能量和注入剂量确保N-Well区注入的离子与NBL埋藏层连通;
步骤三、在N型外延层上生长500~600埃的栅氧化层,并在栅氧化层上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body区进行离子注入;
步骤五、在P-Body区及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极;
步骤六、形成中间介质层、接触孔和金属层。
6.根据权利要求5所述的制备方法,其特征在于:
步骤二中,N-Well区的注入离子为磷,注入能量为75KeV~100KeV,注入剂量为1.0E14cm-2~1.5E14cm-2;
步骤四中,P-Body区的注入离子为硼,注入的斜角角度为35~45度,采用四次旋转注入,注入能量为40KeV~55KeV,注入剂量为2.5E13 cm-2~3E13cm-2;
步骤五中,N+接触区的注入离子为砷,注入能量为70KeV~80KeV,注入剂量为7.5E15cm-2~8E15cm-2。
7.一种垂直DMOSFET,其特征在于,包括
P型衬底;
在所述P型衬底上表面形成的NBL埋藏层,所述NBL埋藏层的注入离子为N型离子;
在所述NBL埋藏层的上表面自下至上依次形成的M个N型外延层,M≥2,M个N型外延层的离子掺杂浓度自下至上依次递增;
在第M个N型外延层上表面通过局部氧化隔离形成的氧化层;
所述第M个N型外延层内依次设有N-Well区和P-Body区;
所述N-Well区的上表面设置有N+接触区,形成漏极,所述N-Well区的底端依次通过M-1个NBL埋藏区与NBL埋藏层相连通;
所述P-Body区的上表面设置有N+接触区,形成源极;
所述N型外延层的上表面自下至上依次设置有栅氧化层和多晶硅层,形成栅极,所述多晶硅层栅氧化层位于P-Body区上表面N+接触区的一侧,且部分覆盖P-Body区的上表面。
8.根据权利要求7所述的垂直DMOSFET,其特征在于:所述垂直DMOSFET的导通电阻通过调节N-Well区的离子注入剂量控制。
9.根据权利要求7或8所述的垂直DMOSFET,其特征在于:所述NBL埋藏层的注入离子为砷或锑,所述N-Well区的注入离子为磷,所述P-Body区的注入离子为硼,所述N+接触区的注入离子为砷。
10.一种BCD器件,其特征在于:包括双极晶体管、CMOS和权利要求7至9任一所述的垂直DMOSFET,所述双极晶体管、CMOS和垂直DMOSFET共用衬底层、埋藏层和外延层。
11.一种权利要求7至9任一所述垂直DMOSFET的制备方法,其特征在于,包括以下步骤:
步骤一、选取晶向为<100>的P型衬底,利用N型埋藏层光罩,通过光刻工艺形成NBL埋藏层,并对此区域进行N型离子注入,随后对NBL埋藏层进行1000~1150℃的高温炉管推结;
在NBL埋藏层上表面生长N型外延层,利用N-Well光罩,在该N型外延层形成NBL埋藏区,对NBL埋藏区进行N型离子注入并进行高温推结,重复该过程多次,直至形成M个N型外延层和M-1个依次连接的NBL埋藏区;
在第M个N型外延层上进行局部氧化工艺,实现局部氧化隔离,形成厚度为8000~9000埃的氧化层;
步骤二、利用N-Well的光罩,通过光刻工艺在第M个N型外延层内且对应第M-1个NBL埋藏区位置形成N-Well区,对其进行离子注入,通过离子的注入能量和注入剂量确保N-Well区注入的离子通过M-1个NBL埋藏区与NBL埋藏层相连通;
步骤三、在第M个N型外延层生长500~600埃的栅氧化层,并在栅氧化层上淀积6500~7500埃的多晶硅层,利用栅极的光罩,通过光刻工艺定义出栅极区域,并对栅极区域的多晶硅层进行刻蚀,将其回刻到3500~4500埃,形成栅极;
步骤四、利用P-Body的光罩定义出P-Body区,采用自对准大角度的注入工艺对P-Body区进行离子注入;
步骤五、在P-Body区及N-Well区域进行N+注入,形成N+接触区,引出源极和漏极;
步骤六、形成中间介质层、接触孔和金属层。
12.根据权利要求11所述的制备方法,其特征在于:
步骤二中,N-Well区的注入离子为磷,注入能量为75KeV~100KeV,注入剂量为1.0E14cm-2~1.5E14cm-2;
步骤四中,P-Body区的注入离子为硼,注入的斜角角度为35~45度,采用四次旋转注入,注入能量为40KeV~55KeV,注入剂量为2.5E13 cm-2~3E13cm-2;
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Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111237767.2A CN113690320B (zh) | 2021-10-25 | 2021-10-25 | 垂直dmosfet及其制备方法、bcd器件 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
CN113690320A true CN113690320A (zh) | 2021-11-23 |
CN113690320B CN113690320B (zh) | 2022-08-23 |
Family
ID=78587852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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