KR20080061654A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역 및 소자분리막이 구비된 반도체 소자에 있어서,
상기 활성 영역 에지부 양측을 소정 깊이 식각하여 단차를 형성하는 단계와,상기 단차를 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상부에 평탄화된 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와, 상기 적층구조 및 상기 게이트 산화막을 식각하여 게이트 패턴을 형성하는 단계와, 상기 결과물 전체 상부에 층간 절연막을 형성한 후 식각하여 랜딩 플러그 콘택홀을 형성하는 단계와, 상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하여 활성영역과 랜딩 플러그 콘택 간의 유효면적을 증가시킴으로써, 콘택 저항을 감소시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 105, 210 : 소자분리막
107, 205 : 활성영역 110, 220 : 게이트 산화막
120, 230 : 게이트 폴리실리콘층 130, 240 : 게이트 금속층
135, 243 : 게이트 하드마스크층 140, 245 : 게이트 패턴
150, 250 : 스페이서 160, 270 : 랜딩 플러그 콘택
300 : 반도체 기판 305 : 활성영역
310 : 소자분리막 320 : 게이트 산화막
330 : 게이트 폴리실리콘층 340 : 게이트 금속층
343 : 게이트 하드마스크층 345 : 게이트 패턴
350 : 비트라인 콘택영역 355 : 저장전극 콘택영역
360 : 스페이서 370 : 랜딩 플러그 콘택
260 : 실리콘 에피층 380 : 소스-드레인 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역 및 소자분리막이 구비된 반도체 소자에 있어서,
상기 활성 영역 에지부 양측을 소정 깊이 식각하여 단차를 형성하는 단계와,상기 단차를 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상부에 평탄화된 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와, 상기 적층구조 및 상기 게이트 산화막을 식각하여 게이트 패턴을 형성하는 단계와, 상기 결과물 전체 상부에 층간 절연막을 형성한 후 식각하여 랜딩 플러그 콘택홀을 형성하는 단계와, 상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하여 활성영역과 랜딩 플러그 콘택 간의 유효면적을 증가시킴으로써, 콘택 저항을 감소시키는 기술을 개시한다.
일반적으로 메모리 셀을 구성하는 트랜지스터는 외부의 전압 신호에 의해 구동되는데, 이때 상기 트랜지스터에 실제로 인가되는 전위는 외부에서 인가하는 전위에 비해 낮은 것이 바람직하다. 이는 상기 트랜지스터의 소스-드레인 영역에 전압을 인가해주는 각종 콘택들에서 발생하는 기생 저항 성분에 의한 전압 강하 현상 때문이다.
이러한 전압 강하 현상은 동작 전류를 감소시키고, 상기 트랜지스터를 통과한 데이타 신호들의 감도에도 영향을 미친다.
따라서, 메모리 셀의 설계시에는 이러한 기생 저항 성분을 최소화시키는 것이 중요한 요소로 고려되어야 한다. 특히, 메모리 셀의 물리적인 크기가 줄어들수록, 콘택과 활성 영역의 계면의 유효 면적이 감소하고, 상기와 같은 유효 면적의 감소로 인해 기생 저항 성분 중 하나인 콘택과 활성 영역의 계면 저항이 증가하게 된다.
따라서, 동일 메모리 셀의 밀도에서 콘택과 활성 영역 간의 계면 저항을 감소시키기 위해 방법이 요구되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 소자분리막(105) 및 활성영역(107)이 구비된 반도체 기판(100) 상부에 게이트 산화막(110), 게이트 폴리실리콘층(120), 게이트 금속층(130) 및 게이트 하드마스크층(135)의 적층구조를 형성한다.
다음에, 게이트용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
그 다음에, 상기 감광막 패턴(미도시)을 마스크로 상기 적층구조를 식각하여 게이트 패턴(140)을 형성한다.
그리고, 게이트 패턴(140) 측벽에 스페이서(150)를 형성하고, 상기 결과물 상부에 층간 절연막(미도시)을 형성한다.
다음에, 상기 층간 절연막(미도시)을 식각하여 랜딩 플러그 콘택홀(미도시) 을 형성한 후 상기 랜딩 플러그 콘택홀(미도시)을 포함하는 전체 상부에 폴리실리콘층을 형성한다.
그 다음, 게이트 하드마스크층(135)이 노출될때까지 평탄화 식각하여 게이트 패턴(140) 사이를 매립하는 랜딩 플러그 콘택(160)을 형성한다.
이때, 하나의 활성영역(107) 상에는 두 개의 게이트 패턴(140)이 형성되며, 상기 두 개의 게이트 패턴(140)에 의해 하나의 활성영역(107)에는 세 개의 랜딩 플러그 콘택(160)이 형성되는 것이 바람직하다.
여기서, 랜딩 플러그 콘택(160) 하부의 활성 영역(107) 상에는 고농도 이온 주입에 의해 소스-드레인 영역(미도시)이 형성된다.
최근 반도체 소자의 크기가 감소함에 따라 랜딩 플러그 콘택(160)과 활성 영역(107) 계면의 유효 면적이 감소되고 이로 인해 콘택 저항이 증가되는 문제가 발생한다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
상기 '도 1'에서 설명한 바와 같이 랜딩 플러그 콘택과 활성영역 계면의 유효면적을 증가시키고자 상승된 소스-드레인(Elevated Source-Drain) 공정을 도입하고 있다.
도 2를 참조하여 상기 상승된 소스-드레인(Elevated Source-Drain) 공정을 설명하면, 소자분리막(210) 및 활성영역(205)이 구비된 반도체 기판(200) 상부에 게이트 산화막(220), 게이트 폴리실리콘층(230), 게이트 금속층(240) 및 게이트 하드마스크층(243)의 적층구조를 형성한다.
다음에, 게이트용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
그 다음에, 상기 감광막 패턴(미도시)을 마스크로 상기 적층구조를 식각하여 게이트 패턴(245)을 형성한다.
이때, 게이트 패턴(245) 사이에 반도체 기판(200)의 활성영역(205)이 노출되도록 하는 것이 바람직하다.
그리고, 게이트 패턴(245) 측벽에 스페이서(250)를 형성한 후 상기 노출된 반도체 기판(200)의 실리콘층을 성장시켜 실리콘 에피층(260)을 형성한다.
여기서, 실리콘 에피층(260)은 게이트 폴리실리콘층(230)보다 낮은 높이까지만 성장되도록 하는 것이 바람직하다.
다음에, 실리콘 에피층(260)이 형성된 결과물 상부에 층간 절연막(미도시)을 형성한다. 다음에, 상기 층간 절연막(미도시)을 식각하여 랜딩 플러그 콘택홀(미도시)을 형성한다.
그리고, 상기 랜딩 플러그 콘택홀(미도시)을 포함하는 전체 상부에 폴리실리콘층을 형성한 후 게이트 하드마스크층(243)이 노출될때까지 평탄화하여 랜딩 플러그 콘택(270)을 형성한다.
상기와 같이 랜딩 플러그 콘택(270) 하부에 실리콘 에피층(260)을 형성함으로써, 소스-드레인 영역과 콘택의 계면을 게이트 채널 영역 대비하여 상승시켜 콘택 저항을 감소시킨다.
그러나, 상기 상승된 소스-드레인(Elevated Source-Drain) 공정은 실리콘 에 피층을 성장시키는 공정이 고비용, 고난이도 공정이며, 상기 실리콘 에피층 성장 시 열공정이 필수적이므로, 소자의 특성을 변화시키는 문제가 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 소스-드레인 영역과 콘택 사이의 계면 유효 면적이 감소하면서, 콘택 저항이 증가되는 문제가 발생한다.
이를 방지하기 위해 랜딩 플러그 콘택 하부에 실리콘 에피층을 성장시키는 상승된 소스-드레인(Elevated Source-Drain) 공정을 도입하였으나, 이는 고비용, 고난이도의 공정이며, 상기 실리콘 에피층 성장 시 수행되는 열공정에 의해 소자의 특성이 열화되는 문제가 있다.
상기 문제점을 해결하기 위하여, 활성영역 에지부 양측에 단차를 형성하여, 소스-드레인 영역과 랜딩 플러그 콘택 간의 유효면적을 증가시키고, 이로 인해 콘택 저항을 감소시켜 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역 및 소자분리막이 구비된 반도체 소자에 있어서,
상기 활성 영역 에지부 양측을 소정 깊이 식각하여 단차를 형성하는 단계와,
상기 단차를 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 평탄화된 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와,
상기 적층구조 및 상기 게이트 산화막을 식각하여 게이트 패턴을 형성하는 단계와,
상기 결과물 전체 상부에 층간 절연막을 형성한 후 식각하여 랜딩 플러그 콘택홀을 형성하는 단계와,
상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 단차는 50 내지 100nm의 깊이로 형성하는 것과,
상기 단차는 이방성 식각 공정을 수행하여 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 상부에 활성영역을 정의하는 제 1 감광막 패턴(미도시)을 형성한다.
다음에, 상기 제 1 감광막 패턴(미도시)을 마스크로 반도체 기판(300)을 소정 깊이 식각하여 소자분리용 트렌치(미도시)를 형성하고, 상기 제 1 감광막 패턴(미도시)을 제거한다.
그 다음에, 상기 소자분리용 트렌치(미도시)를 포함하는 전체 상부에 HDP(High Density Plasma) 산화막을 형성하고, 평탄화 식각하여 활성영역(305)을 정의하는 소자분리막(310)을 형성한다.
그리고, 활성영역(305) 중앙부에 제 2 감광막 패턴(미도시)을 형성한다.
이때, 상기 제 2 감광막 패턴(미도시)은 활성영역(305) 에지부 양측이 일부 노출되도록 형성하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴(미도시)을 마스크로 활성 영역(305) 및 소자분리막(310)을 소정 깊이 식각하여 활성영역(305) 에지부에 단차가 형성되도록 한다.
이때, 상기 식각 공정은 이방성 식각으로 진행하는 것이 바람직하며, 단차는 50 내지 100nm의 깊이로 형성되도록 하는 것이 바람직하다.
그리고, 상기 단차는 게이트 예정 영역과 중첩되지 않도록 형성하는 것이 바람직하다.
다음에, 상기 제 2 감광막 패턴(미도시)을 제거한다.
도 3b를 참조하면, 상기 결과물 상부에 일정 두께의 게이트 산화막(320)을 형성한다.
다음에, 평탄화된 게이트 폴리실리콘층(330)을 형성하고, 게이트 폴리실리콘층(330) 상부에 게이트 금속층(340) 및 게이트 하드마스크층(343)의 적층구조를 형성한다.
그리고, 상기 적층구조 상부에 감광막(미도시)을 형성하고, 게이트용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 게이트 예정 영역을 정의하는 제 3 감광막 패턴(미도시)을 형성한다.
그 다음에, 상기 제 3 감광막 패턴(미도시)을 마스크로 상기 적층구조를 식각하여 게이트 패턴(345)을 형성한다. 그리고, 상기 제 3 감광막 패턴(미도시)을 제거한다.
여기서, 게이트 패턴(345)은 하나의 활성 영역(305) 상부에 두 개가 형성되도록 하는 것이 바람직하다.
이때, 활성 영역(305) 상부에 형성된 두 개의 게이트 패턴(345)에 의해 세 개의 영역이 형성되는데, 활성영역(305) 중앙부에 노출된 영역을 비트라인 콘택영역(350)이라고 하고, 활성영역(305) 에지부 양측에 노출된 영역을 저장전극 콘택영역(355)이라고 한다.
도 3c를 참조하면, 게이트 패턴(345)을 포함하는 전체 표면 상부에 일정 두께의 스페이서 물질층(미도시)을 형성한 후 전면 식각 공정을 수행하여 게이트 패턴(345) 측벽에 스페이서(360)를 형성한다.
여기서, 스페이서(360)는 후속 공정에서 형성될 랜딩 플러그 콘택(Landing Plug Contact)의 전도체층을 전기적으로 분리시키기 위해 형성하는 것이 바람직하다.
그리고, 스페이서(360)가 형성된 게이트 패턴(345)을 마스크로 소스-드레인 이온 주입 공정을 수행하여 소스-드레인 영역(380)을 형성한다.
그 다음에, 상기 결과물 상부에 층간 절연막(미도시)을 형성한 후 게이트 패 턴(345) 사이의 영역을 식각하여 랜딩 플러그 콘택홀(Landing Plug Contact Hole, 미도시)을 형성한다.
다음에, 상기 결과물 상부에 고농도로 도핑된 폴리실리콘층을 형성하고 게이트 패턴(345) 상부의 게이트 하드마스크층(343)이 노출될때까지 평탄화 식각 공정을 수행하여 랜딩 플러그 콘택(Landing Plug Contact, 370)을 형성한다.
여기서, 저장전극 콘택영역의 활성 영역(305)에 단차가 구비되므로, 랜딩 플러그 콘택(370)과 활성 영역(305)의 계면의 유효면적이 증가하게 된다.
이로 인해, 저장전극 콘택의 저항이 감소되는 효과가 있다.
본 발명에 따른 반도체 소자의 제조 방법은 소스-드레인(Source-Drain)영역과 게이트 패턴 하부의 채널(Channel)영역 사이의 정션(Junction) 계면은 종래와 동일하게 형성하며, 랜딩 플러그 콘택과 활성 영역 계면의 유효면적을 증가시킴으로써, 소자의 특성 열화 없이 콘택의 저항을 감소시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 활성 영역 및 소자분리막이 구비된 반도체 소자에 있어서,
    상기 활성 영역 에지부 양측을 소정 깊이 식각하여 단차를 형성하는 단계;
    상기 단차를 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 평탄화된 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계;
    상기 적층구조 및 상기 게이트 산화막을 식각하여 게이트 패턴을 형성하는 단계;
    상기 결과물 전체 상부에 층간 절연막을 형성한 후 식각하여 랜딩 플러그 콘택홀을 형성하는 단계; 및
    상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 단차는 50 내지 100nm의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 단차는 이방성 식각 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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