KR19980703258A - 판독 전용 메모리셀 장치와 그의 제조 방법 - Google Patents

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KR19980703258A
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로더리히네테부쉬
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Abstract

본 발명은 판독 전용 메모리 셀 장치와 그의 제조 방법에 관한 것이다.
수직형 MOS 트랜지스터를 포함하는 제1 메모리 셀들(25)과, 수직형 MOS 트랜지스터를 포함하지 않는 제2 메모리 셀들(26)을 포함하는 판독 전용 메모리 셀 장치에 있어서, 상기 메모리 셀들은 상기 절연 트랜치들(16)의 양 쪽 측면에 각각 배열된다. 바람직하게 상기 절연 트랜치들(16)의 폭은 그들의 간격과 동일하므로, 상기 메모리 셀 장치는 메모리 셀당 2 F2의 공간 요구를 갖고 형성되며, F는 개별적인 기술에서의 최소 구조물의 크기이다.

Description

판독 전용 메모리 셀 장치와 그의 제조 방법
디지털 형태로 데이터를 영구히 기록하는 메모리는 많은 전자 시스템에 요구된다. 특히 이같은 메모리는 판독 전용 메모리라고 일컬어진다.
소위 컴팩트 디스크라 불리는, 알루미늄으로 코팅된 플라스틱 디스크는 많은 용량의 데이터를 저장하기 위한 판독 전용 메모리로서 널리 사용되며, 특히 음악의 디지털 기록에 이용된다. 이러한 디스크는 코팅 내에 두 개의 상이한 종류의 점 같은 함몰부를 갖으며, 함몰부는 논리적 값 0 과 1로 할당된다. 정보는 이러한 함몰부의 배열내에 디지털 방식으로 저장된다.
컴팩트 디스크상에 저장된 데이터를 독출하기 위하여, 디스크는 판독 장치 내에서 기계적으로 회전된다. 점 같은 함몰부는 레이저 다이오드와 포토셀을 통해 스캐닝된다. 이러한 경우, 특정한 스캐닝 비율은 2×40KHz이다. 약 5G비트의 정보가 하나의 플라스틱 디스크상에 저장될 수 있다.
판독 장치는 기계적 마모를 견딜 수 있는 이동부를 갖으며, 비교적으로 큰 부피를 요구하며, 단지 낮은 데이터 액세스를 허용하고, 많은 양의 전력을 소모한다. 게다가 판독 장치는 진동에 민감하므로, 가동 시스템에 대해서는 한정된 범위에서만 사용될 수 있다.
반도체를 기초로 한, 특히 실리콘을 기초로 한 판독 전용 메모리는 종종 보다 작은 양의 데이터를 저장하기 위하여 이용된다. 메모리 셀 장치가 판독될 때, 각각의 메모리 셀은 워드라인을 통해 선택된다. MOS 트랜지스터의 게이트 전극은 각각 워드라인에 연결된다. 각각의 MOS 트랜지스터의 입력은 기준 라인에 연결되고, 출력은 비트라인에 연결된다. 판독 과정 중에 전류가 트랜지스터를 통해 흐를 것인지 그렇지 않을 것인지를 결정하기 위한 판단이 수행된다. 논리 값의 0 과 1이 그에 알맞게 할당된다.
기술적으로, 어떠한 전류도 트랜지스터를 통해 흐르지 않는 상태에 할당된 논리 값이 저장된 메모리 셀에 있어서, 이러한 판독 전용 메모리의 경우에는 어떠한 MOS 트랜지스터도 형성되지 않거나 또는 비트 라인으로의 어떠한 전도적 연결도 형성되지 않음에 의해 0 과 1의 저장이 이루어진다. 선택적으로 채널 영역내의 상이한 주입의 결과로서 상이한 동작 전압을 갖는 MOS 트랜지스터에 의해 두 개의 논리 값이 형성될 수 있다.
이러한 공지된 실리콘 메모리는 대개 평면 구조를 갖는다. 결과적으로, 6 내지 8 F2인 최소의 표면 영역이 메모리 셀당 요구되며, 상기 F는 개별적인 기술에서의 제조 가능한 최소의 구조물 크기이다. 따라서 0.4 ㎛의 기술을 사용하였을 때, 평면 실리콘 판독 전용 메모리는 약 0.9비트/㎛2의 메모리 밀도로 한정된다.
미국 특허 4,954,854에서 판독 전용 메모리내에 수직적 MOS 트랜지스터의 사용이 개시되었다. 이러한 목적을 위하여, 기판 표면에서 트랜치를 둘러싸는 드레인 영역에 접한 베이스에서 소오스 영역과 접하며, 측면을 따라 채널 영역이 제조된 홀과 같은 트랜치가 실리콘 기판의 표면에 제공된다. 상기 트랜치의 표면에는 게이트 절연층이 제공되고, 상기 트랜치는 게이트 전극으로 충진된다. 하나의 논리 값을 위해 어떠한 트랜치도 에칭되지 않고, 어떠한 트랜지스터도 형성되지 않으므로써, 이러한 배열 내에서 0 과 1은 구별된다. 인접한 메모리 셀들은 그것들에 관하여 수평적으로 배열된 구조물들을 절연시키므로써 서로 절연된다.
도 1은 셀 어레이 내에 도핑 영역을 갖는 기판.
도 2는 트랜치의 에칭 이후에 트랜치 마스크를 갖는 기판.
도 3은 트랜치의 바닥에 스트립 형 도핑 영역을 형성한 기판.
도 4는 트랜치가 절연 물질로 충진된 기판.
도 5는 제 1 메모리 셀을 형성하기 위하여 홀을 에칭한 기판.
도 6은 게이트 산화물층을 형성하고, 도핑된 폴리실리콘 층을 형성한 기판.
도 7은 주변부에 워드라인과 MOS 트랜지스터의 게이트 전극을 형성하는 도핑된 폴리실리콘 층과, 주변부에 MOS 트랜지스터의 소오스/드레인 영역을 형성한 기판.
도 8은 본 발명에 따른 판독 전용 메모리 셀 장치의 셀 어레이 평면도.
본 발명의 목적은, 증가된 메모리 밀도가 획득되고, 높은 수율을 갖으며 작은 수의 제조 단계로서 제조될 수 있는 반도체를 기초로 한 판독 전용 메모리 셀 장치를 제공하는 것이다. 다른 목적은 이와 같은 메모리 셀 장치를 제조하는 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 1에 따른 판독 전용 메모리 셀 장치, 즉
메모리 셀들(25,26)을 포함하는 셀 어레이(5)가 반도체 기판(1)의 하나의 주 표면(3) 상에 제공되며, 상기 반도체 기판(1)은 적어도 상기 셀 어레이(5) 영역 내에서는 제1 도전형으로 도핑되며, 상기 메모리 셀들은, 제1 논리 값을 저장하고, 상기 주 표면(3)에 수직인 적어도 하나의 MOS 트랜지스터를 가지는 제1 메모리 셀들(25)과, 제2 논리값을 저장하고, 어떠한 MOS 트랜지스터도 가지지 않는 제2 메모리 셀들(26)을 포함하며, 평행인 다수개의 스트립형 절연 트랜치들(16)이 상기 셀 어레이(5)에 제공되며, 스트립 형 도핑 영역(14a,14b)이 각각 상기 절연 트랜치들(16)의 바닥과 인접한 절연 트랜치들(16) 사이의 주 표면(3)상에 배열되고, 이러한 영역들은 상기 제1 도전형과 반대인 제2 도전형으로 도핑되고 절연 트랜치들(16)에 평행하게 연장되며, 상기 메모리 셀들은 상기 절연 트랜치들(16)의 양 쪽 측면에 각각 배열되며, 상기 제1 메모리 셀들(25)은 각각 상기 절연 트랜치들(16) 중 하나의 한 쪽 측면으로부터 상기 절연 트랜치(16)의 내부로 연장되고, 표면에 게이트 절연층(22)이 제공되고, 게이트 전극(21)으로 충진된 홀(20)을 포함하여, 상기 측면에 접한 상기 스트립형 도핑 영역(14a, 14b)이 상기 수직형 MOS 트랜지스터의 소오스/드레인 영역을 형성하도록 하며, 상기 절연 트랜치들(16)을 횡단하여 연장되고, 각각의 워드 라인(21a) 아래에 배열된 수직형 MOS 트랜지스터의 게이트 전극에 각각 연결된 워드 라인(21a)이 제공되는 판독 전용 메모리 셀 장치와, 청구항 3에 따른 그의 제조 방법에 의해 달성된다. 본 발명의 추가의 개선이 종속항에 유래한다.
본 발명에 따른 판독 전용 메모리 셀 장치에 있어서, 메모리 셀을 포함한 셀 어레이는 바람직하게는 단결정 실리콘 반도체 기판 또는 SOI 기판의 실리콘층내에 제공된다. 이러한 경우, 제1 논리 값은 각각 제1 메모리 셀들에 저장되고, 제2 논리 값은 각각 제2 메모리 셀들에 저장된다. 제1 메모리 셀들은 반도체 기판의 주 표면에 수직인 MOS 트랜지스터를 포함한다. 반면에 제2 메모리 셀들은 MOS 트랜지스터를 포함하지 않는다.
판독 전용 메모리 셀 장치는 제1 메모리 셀을 위하여 미리 설정된 위치에 수직 MOS 트랜지스터를 제조함으로써, 제조 중에 프로그램되며, 반면에 제2 메모리 셀을 위하여 미리 설정된 위치는 마스크되므로 그곳에는 MOS 트랜지스터가 형성되지 않는다.
다수개의 본질적으로 평행한 스트립 형의 절연 트랜치들이 셀 어레이내에 제공된다. 상기 절연 트랜치는 전체 셀 어레이에 걸쳐 연장된다. 메모리 셀은 마주하는 절연 트랜치들의 양 측면에 각각 배열되어 각각의 측면을 메모리 셀의 표면이 덮게 된다.
절연 트랜치의 바닥과 반도체 기판의 주 표면상에 인접한 절연 트랜치 사이에 각각 스트립 형 도핑 영역이 배열되며, 이러한 영역은 반도체 기판에 상반된 상태로 도핑된다. 스트립 형 도핑 영역은 절연 트랜치에 평행하게 전체 셀 어레이에 걸쳐 연장된다. 각각 절연 트랜치의 바닥에서 연장된 스트립 형 도핑 영역과, 절연 트랜치와 인접한 절연 트랜치의 사이에서 배열된 스트립 형 도핑된 영역이 MOS 트랜지스터의 소오스/드레인 영역을 형성하는 방식으로 상기 제1 메모리 셀의 수직 MOS 트랜지스터가 형성된다. MOS 트랜지스터의 게이트 절연층과 게이트 전극은 절연 트랜치의 측면에 접하고 절연 트랜치의 내부로 연장된 홀내에 배열된다. 이러한 홀은 게이트 절연층과 게이트 전극으로 충진된다.
절연 트랜치까지 횡단하는 식으로 연장된 워드라인이 주 표면에 배열된다. 워드라인은 각각 각각의 워드라인 아래에 배열된 수직 MOS 트랜지스터의 게이트 전극에 연결된다.
절연 트랜치의 바닥과 반도체 기판의 주 표면상의 각각 인접한 절연 트랜치 사이에 배열된 스트립 형 도핑 영역은 스토리지 셀을 독출하기 위한 기준 라인 또는 비트 라인으로 사용된다. 평가될 메모리 셀은 워드라인을 통해 선택된다. 관련된 스트립 형 도핑 영역 사이에서 전류가 흐르는지 또는 그렇지 않는 지에 관하여 판단이 이루어진다. 만약 메모리 셀이 제1 메모리 셀일 경우, 관련된 스트립 형 도핑 영역들은 게이트 전극이 워드라인에 연결된 수직 MOS 트랜지스터의 소오스/드레인 영역을 형성하므로, 이러한 경우 전류가 흐르게 된다. 반면에, 메모리 셀이 제2 메모리 셀일 경우, 어떠한 홀, 게이트 절연층 및 어떠한 게이트 전극도 이러한 위치에는 존재하지 않는다. 반도체 기판의 주 표면상에서는, 워드 라인이 단지 절연층 상부에서만 연장된다. 따라서 관련된 스트립 형 도핑 영역 사이에서는 어떠한 전류도 흐를 수 없다.
인접한 절연 트랜치 사이의 분리는 바람직하게 절연 트랜치의 폭과 근본적으로 동일하게 선택된다. 제1 메모리 셀에 있어서, 각각의 홀은 바람직하게 각각 절연 트랜치 폭의 절반까지 넓어진다. 메모리 셀 영역은, 각각 절연 트랜치의 중심으로부터 인접한 절연 트랜치까지 거리의 절반 정도 만큼 이격되어 절연 트랜치의 길이까지 수직적으로 연장된다. 절연 트랜치의 폭이 각 기술의 최소의 구조물 폭(F)에 따라 선택되고, 워드라인의 폭과 워드라인의 분리가 유사하게 각 기술의 최소 구조물 폭(F)에 따라 선택된다면, 메모리 셀에 대하여 요구되는 공간은 2F2이다. 0.4㎛2로 최소 구조물 폭을 가정하면, 판독 전용 메모리 셀 장치는 약 3.1 비트/㎛2의 메모리 밀도를 얻는다.
본 발명에 따른 판독 전용 메모리 셀 장치를 제조하기 위해서, 바람직하게 도핑 영역은, 셀 어레이가 존재하게 되는 반도체 기판의 주 표면에 우선적으로 형성된다. 에칭 장벽층(폴리 실리콘 또는 나이트라이드)이 바람직하게 제공된다. 이후, 트랜치 마스크를 사용하여 트랜치가 에칭되고, 도핑 영역을 형성하므로써 인접한 절연 트랜치 사이의 주 표면 상에 스트립 형 도핑 영역이 형성된다. 트랜치의 바닥에 배열된 스트립 형 도핑 영역은 이온 주입에 의해 형성된다. 이러한 동안, 인접한 트랜치 사이의 주 표면은 트랜치 마스크에 의해 보호된다. 이온을 스캐터링하므로써 트랜치 측벽의 부가적인 도핑을 방지하기 위하여, 이온 주입 이전에 예를 들어 SiO2로 이루어진 스페이서를 갖는 트랜치의 측벽을 제공하는 것이 바람직하다.
트랜치의 바닥에 스트립 형 도핑 영역을 형성하기 위한 주입 이후, 트랜치들은 예를 들어 SiO2와 같은 절연 물질로 충진된다.
트랜치가 충진된 뒤, 메모리 셀이 제조되고, 판독 전용 메모리 셀 장치가 프로그래밍된다. 이러한 목적을 위하여, 제1 메모리 셀을 위한 홀이 형성되도록 요구되는 영역에서만 단지 반도체 기판의 주 표면을 노출된 채로 남겨둔 포토레지스트 마스크가 형성된다. 이방성 드라이 에칭 공정에서, 절연 트랜치의 측면에서 상기 홀이 에칭된다. 측면에서 반도체 표면이 노출된다. 홀은 절연 트랜치 내부로 연장된다. 절연 트랜치에 평행한 상기 홀은 바람직하게 워드라인의 폭에 따라 한정된다. 홀은 절연 트랜치 바닥의 스트립 형 도핑 영역의 표면까지 연장된다. 홀 내의 반도체 표면에 게이트 절연층이 제공된다. 홀은 게이트 전극으로 충진된다.
트랜치 영역 아래에 에칭 장벽층을 제공하는 것은 본 발명의 범위내에 존재하며, 이러한 장벽층은 트랜치를 에칭하기 전에 트랜치 마스크에 따라서 형성된다. 상기 에칭 장벽층은 에칭 장벽층에 대하여 선택적으로 에칭될 수 있는 절연 트랜치의 절연 물질과 같은 물질로 이루어진다. 형성된 에칭 장벽층은 홀의 에칭 기간에 포토레지스트 마스크와 함께 에칭 마스크로 작용한다. 따라서 절연 트랜치의 폭이 최소 구조물 폭(F)에 따라서 설정될 수 있다. 유사하게 포토레지스트 마스크내의 홀은 최소 구조물 폭에 상응하는 선형 치수를 갖는다. 포토레지스트 마스크는, 홀의 중심이 각각 절연 트랜치의 중심에 대하여 절연 트랜치 폭의 절반으로 오프세트되어 배열된 방식으로 절연 트랜치에 비례하여 조정된다. 이러한 경우, 조정의 정확도는 최소 구조물 폭(F)이 이용되는 것보다 크다는 사실이 사용된다. 0.4㎛ 기술인 경우, 최소 구조물 크기는 F= 0.4㎛ 이고, 조정은 F/3 =0.13㎛ 보다 더 좋은 정확도를 갖고 수행된다.
에칭 장벽층과 포토레지스트 마스크가 함께 에칭 마스크로 작용하므로써, 에칭된 홀의 폭은 에칭 장벽층과 포토레지스트 마스크의 겹침에 의해 감소된다. 이러한 방식으로, 1/2F 의 폭을 갖는 홀은 F 기술내에서 에칭될 수 있다.
셀 어레이 내의 절연 트랜치의 형성 도중에, 메모리 셀 장치를 위한 구동 회로를 포함하는 메모리 셀의 주변 영역 내에 절연 트랜치를 동시에 형성하는 것은 본 발명의 범위내에 존재한다. 이러한 것은, 셀 어레이 내에 스트립 형 도핑 영역을 형성하기 위한 도핑 단계중에는 주변부를 덮는 포토레지스트 마스크를 필요로 한다. 게다가, 존재한다면, 에칭 장벽층은 메모리 셀 장치를 구동하기 위한 MOS 트랜지스터가 주변부에 형성되기 이전에 주변부로부터 제거되어야 한다.
본 발명은 도면과 실질적인 실시예의 도움으로 보다 자세히 설명된다.
2×1017Cm-3의 도펀트 농도를 갖는 P 도핑 웰(2)이 주입과 연속된 열처리를 통해 기판(1), 예를 들어 5×1015Cm-3의 도펀트 농도를 갖는 P 도핑된 다결정 실리콘 기판(1)내에 형성된다.(도 1 참조) CVD-TEOS 공정으로 전체 기판에 걸쳐 20nm의 스캐터링 산화물층(도시되지 않음)이 증착된다. 셀 어레이(5)와 주변부(6)를 한정하는 포토레지스트 마스크(4)가 기판(1)의 주 표면(3) 상에 형성된다. 상기 포토레지스트 마스크(4)는 주변부(6)를 위한 영역을 덮고, 반면에 셀 어레이(5)를 위한 영역내의 주 표면(3)은 노출된다.
1×1021Cm-3의 도펀트 농도를 갖고, 셀 어레이(5) 영역에 걸쳐 주 표면(3)에서 확산된 n+ 도핑 영역(7)이 50KeV의 1×1015Cm-2에서의 주입에 의하여 형성된다.
포토레지스트 마스크(4)가 제거되고, 도펀스를 활성화하기 위한 열 처리 단계가 이어진다. n+ 도핑 영역(7)은 약 200nm의 깊이를 갖는다. p 도핑 웰(2)은 2㎛의 깊이를 갖는다.
상기 스캐터링 산화물층은 웨트 화학적 수단에 의하여 제거되며, SiO2층(8)이 전체 표면에 걸쳐 예를 들어 60nm의 두께로 열산화에 의해 형성된다. 에칭 장벽층(9)이 SiO2층(8) 상에 제공되며, 이러한 장벽층을 예를 들어 CVD 공정중 증착된Si3N4또는 폴리 실리콘이다. 에칭 장벽층(9)은 예를 들어 100nm의 두께까지 형성된다.
다음, 트랜치 마스크(10)를 형성하기 위하여, 300nm의 SiO2층이 TEOS 공정 으로 증착되고, 포토리소그래피 법의 도움으로 예를 들어 CHF3,O2를 사용한 이방성 드라이 에칭에 의하여 형성된다.(도 2 참조)
이어 트랜치 마스크(10)에 일치하여 이방성 드라이 에칭에 의해 에칭 장벽층(9)과 SIO2층(8)이 구성된다. 에칭 장벽층(9)이 Si3N4로 이루어졌다면, 에칭 장벽층의 에칭은 CHF3, O2를 사용하여 수행되고, 폴리 실리콘으로 이루어졌다면, HBr, CL2를 사용하여 수행된다. SIO2층(8)은 CHF3, O2를 사용하여 에칭된다. 트랜치 마스크(10)를 형성하기 위하여 제공된 포토레지스트 마스크가 제거된 후, 상기 트랜치가 에칭된다. 트랜치는 예를 들어 HBr, He, O2, NF3를 사용한 이방성 드라이 에칭 공정으로 에칭된다. 이것은 예를 들어 0.6㎛의 깊이를 갖는 트랜치(160)를 형성한다. 트랜치(160)는 셀 어레이(5)의 블록에 걸쳐 퍼진다. 그것들은 예를 들어 250㎛의 길이와 0.4㎛의 폭을 갖는다. 인접한 트랜치들(160)은 셀 어레이(5)내에서 0.4㎛의 간격으로 배열된다. 트랜치들(160)은 본래 평행하게 연장된다. 예를 들어 64개의 트랜치들이 셀 어레이(5)의 블럭내에 형성된다.
동시에, 표준의 논리적 공정내에서 얕은 트랜치 분리를 필요로 하는 트랜치들(160a)은 주변부(6)에 형성된다. 주변부(6)의 트랜치들(160a)은 예를 들어 0.4㎛의 폭의 치수를 갖는다.
60nm의 두께로 TEOS-SiO2층의 일반적인 증착과 이어지는 CHF3,O2,,SiO2를 사용하는 이방성 드라이 에칭에 의하여, 특히, 스페이서(11)가 트랜치(160)와 트랜치 마스크(10)의 수직 측면에 형성된다. (도 3 참조)
이어, 스캐터링 산화물층(12)이 20nm 의 두께까지 전 표면에 걸쳐 TOES 공정으로 증착된다. 주변부(6)를 덮고, 셀 어레이(5)를 노출된 채로 남겨둔 포토레지스트 마스크(13)가 형성된다. 이온 주입이 수행되어, n+ 도핑된 스트립 형 영역(14a)이 트랜치(160)의 바닥에 형성된다. 상기 포토레지스트 마스크(13)는 벗겨지고, 도핑 영역이 열 처리 단계에 의해 활성화 된다. 스트립 형 도핑 영역(14a)내에서는 예를 들어 1021Cm-3의 도핑 농도가 설정된다. 반도체 기판(1)의 주 표면상에서, n+ 도핑 영역(7)을 형성함에 의하여 트랜치가 에칭되는 동안에 도핑 영역(14b)이 인접한 트랜치(160) 사이에서 형성된다.
이어 트랜치 마스크(10)가 게거된다. 예를 들어 HF 증기(엑스캘러버 시스템)를 이용하거나, HF 용액 내에서 트랜치 마스크(10)가 제거된다. 트랜치 마스크(10)가 제거될 때, 스캐터링 산화물층(12)과 SiO2측벽(11) 역시 제거된다. 트랜치(160)내에서는 P 도핑 웰(2)이 노출된다. 이러한 결정 표면의 질을 향상시키기 위하여, SiO2층이 열 산화에 의해 20nm의 두께까지 형성된다. 간략함을 위하여, 이러한 SiO2층은 그림에 도시되지 않았다.
TEOS-SiO2층이 예를 들어 800nm 의 두께까지 증착하므로써 트랜치(160)가 충진된다. 주 표면(3)상의 대부분의 TEOS-SiO2층이 CHF3, O2를 이용한 백-에칭에 의해 제거된다. 백 에칭은 에칭 장벽층(9)에서 정지한다. 이러한 공정 단계에서, 트랜치(160)에 트랜치 충진물 SiO2(16)이 제공된다. 트랜치(160)와 트랜치 충진물(15)이 함께 절연 트랜치(16)를 형성한다.(도 4 참조) 예를 들어 900℃에서 예를 들어 10분 동안의 열 처리 단계 동안, 트랜치 충진물(15)이 압축된다. SiO2의 에칭율이 이에 따라 변화된다.
셀 어레이(5)를 덮고 있는 포토레지스트 마스크(17)가 형성된다. 에칭 마스크로서 포토레지스트 마스크(17)를 이용하므로써, 주변부(6) 영역과 셀 어레이 에지의 비트 라인과의 콘택 영역에서 에칭 장벽층(9)이 제거된다. 예를 들어 8×1012Cm-2의 보론을 사용한 주입이 수행되며, 이에 의하여 이후에 주변부 영역내에 형성되어지는 MOS 트랜지스터의 문턱 전압이 설정된다. 주변부(6) 영역내의 SiO2층(8)이 결국 제거되고, 포토레지스트 마스크(17)가 벗겨진다.
판독 전용 메모리 셀 장치내에 저장될 정보를 포함한 포토레지스트 마스크(18)가 전체 표면에 걸쳐 형성된다.(도 5 참조.) 포토레지스터 마스크(18)는 셀 어레이(5) 내에서 제1 메모리 셀이 형성되어질 장소에 개구부(19)를 갖는다. 반면에 셀 어레이(5)내에서 제2 메모리 셀이 형성될 장소는 포토레지스트 마스크(18)에 의해 덮여 있다. 포토레지스트 마스크(18)내의 개구부(19)는 본질적으로 주 표면(3)에 평행인 사각 단면을 갖으며, 예를 들어 F=0.4㎛의 최소 구조물 폭과 동일한 측면 길이를 갖는다. 포토레지스트 마스크(18)는 개구부(19)의 중심이 절연 트랜치(16)의 중심에 관련하여 구조물 폭(F)의 절반 정도 오프세트되어 배열된 방식으로 조정된다. 이러한 경우에 기술의 최소 구조물 폭보다 상기 조정이 더 정확하다는 사실이 사용된다. 주변부(6)는 포토레지스트 마스크(18)로 덮여진다.
트랜치 충진물(15)을 장벽층에 관하여 선택적으로 식각하는 이방성 드라이 에칭 공정으로 절연 트랜치 내부로 홀(20)이 에칭 된다. 에칭 장벽층이 SiO2로 구성되었으면, 에칭은 C2F6, C3F8를 사용하여 수행된다. 에칭 장벽층이 폴리실리콘으로 구성되었으면, 에칭은 HBr, Cl2, He를 사용하여 수행된다. 700mm의 SiO2가 제거될 때까지 에칭이 수행된다. 홀(20)은 각 절연 트랜치(16)의 바닥에 배열된 스트립 형 도핑 영역(14a)의 표면까지 연장된다. 형성된 에칭 장벽층(9)과 포토레지스트 마스크(18)가 함께 에칭 마스크로서 작용하기 때문에, 절연 트랜치(16)의 길이와 수직인 홀(20)의 폭은 각 기술의 최소 구조물의 폭(F) 보다 작다. 홀(20)의 측벽과 바닥에서는 반도체 표면이 노출된다.
이어 포토레지스트 마스크(18)가 게거된다. 이방성 에칭 중에 홀(20)의 측벽에서 예상되는 에칭 산물은 HF 용액 내에서 제거된다. 반도체 표면을 개선하기 위하여, 예를 들어 10nm의 열적 희생 산화물이 형성되고 계속하여 웨트 화학적 수단에 의해 제거된다.
홀(20)내의 노출된 반도체 표면과 주변부(6)에 게이트 산화물층(22)이 열적 산화물에 의해 형성된다. 게이트 산화물층(22)은 예를 들어 10nm 의 두께까지 형성된다.(도 6 참조.) 이어 도핑된 폴리 실리콘 층(21)이 400nm 두께까지 형성된다. 예를 들어 도핑된 폴리 실리콘층(21)은 도핑되지 않은 상태에서 증착되고, 예를 들어 POCI 적용 이후, 확산 또는 주입에 의해 n 도핑된다. 선택적으로, 도핑된 폴리실리콘 층(21)이 인시투(insitu) 도핑된 증착에 의해 형성된다. 도핑된 폴리 실리콘 층(21)이 완전히 홀(20)을 충진시킨다.
포토리소그래피 법을 이용하여, 셀 어레이(5) 영역 내에 형성되고, 게이트 전극(21b)이 주변부(6) 영역내에 형성되는 방식으로 도핑된 폴리 실리콘 층(21)이 형성된다.(도 7 참조) 홀(20)내부에 배열된 도핑 폴리 실리콘 층(21)의 일부가, 각각의 홀(20)에 접한 도핑된 스트립 형 영역(14a,14b)에 의해 형성된 수직형 트랜지스터의 게이트 전극으로 작용하며, P 형 도핑 웰(2)의 일부가 상기 영역(14a,14b)과 게이트 산화물층(22) 사이에 존재한다. 이러한 수직형 MOS 트랜지스터의 문턱 전압은 P 도핑 웰(2)을 도핑하므로써 프리세트된다.
워드 라인(21a)은 본래 절연 트랜치(16)까지 연장된다. 그들은 최소 구조물 폭 (F)과 동일한 폭을 갖으며, 예를 들어 F= 0.4㎛의 간격으로 배열된다. 절연 트랜치의 측면을 따라 인접한 워드 라인들의 간격에 의하여, 인접한 메모리 셀이 다른 셀로부터 절연된다. 셀 어레이(5) 영역 내에, 예를 들어 64개의 워드 라인(21a)이 평행이고, 서로 접하여 배열되다. 수직형 MOS 트랜지스터의 게이트 전극은 제조 공정에 의해 우선적으로 각각의 워드 라인(21a)에 연결된다.
평면형 MOS 트랜지스터는 판독 전용 메모리 셀 장치를 제조하기 위한 주변부(6)에 형성된다. 이러한 목적을 위하여, SiO2스페이서(23)가 일반적인 증착과 SiO2층의 이방성 에칭에 의하여 워드 라인(21a)과 게이트 전극(21b)의 측면에 형성된다. 예를 들어 50KV의 에너지와 5×1015Cm-2양으로 비소를 사용한 주입에 의하여 주변부(6)에 소오스/드레인 영역(24)이 형성된다. 주변부(6)에서의 MOS 트랜지스터의 소오스/드레인 영역(24)은 게이트 전극(21b)과 워드라인(21a)과 동일한 도전형을 갖고 도핑되며, 이러한 주입은 부가적인 마스크 없이 수행된다.
주변부(6)에서의 평면형 MOS 트랜지스터를 형성하기 위하여, MOS 트랜지스터의 공시된 다른 공정 단계, 예를 들어 LDD 단면, HDD 단면, 실리사이드 및 유사한 기술들이 실행될 수 있다.
부가적인 마스크와 공정들을 사용하므로써, 주변부에서의 P-MOS 트랜지스터를 형성하는 것 또한 가능하다.
마지막으로, 예를 들어 붕소-인-실리케이트 글라스 등의 평탄화용 중간 산화물층이 전체 표면에 걸쳐 증착되고, 콘택 홀이 상기 평탄화용 중간 산화물층 내부에 형성된다. 콘택 홀은 특히 워드라인(21a), 절연 트랜치(16) 바닥에 배열된 스트립 형 도핑 영역(14a) 및 인접한 절연 트랜치(16)의 주 표면(3)에 배열된 스트립형 도핑 영역(14b)까지 형성된다. 예를 들어 콘택 홀은 텅스텐으로 충진된다. 이것은, 예를 들어 알루미늄 층을 증착 및 형성함에 의한 금속 평면의 형성에 이어 행해진다. 패시베이션 층이 마지막으로 제공된다. 이러한 표준 단계는 자세하게 설명되지 않았다.
본 발명에 따라 제조된 판독 전용 메모리 셀 장치에 있어서, 상기 메모리 셀은 가상 접지 원칙에 따라 평가된다. 각각의 스트립형 도핑 영역(14a,14b)이 두 개의 메모리 셀 열에 할당된다. 근접하여 배열된 주표면상의 도핑 영역(14a)과 바닥의 도핑 영역(14b)으로 구성된 한 쌍의 스트립형 도핑 영역(14a,14b)이 유일하게 하나의 메모리 셀 열에 할당된다. 판독 전용 메모리 셀 장치가 판독될 때, 그 결과 절연 트랜치(16) 바닥의 하나의 스트립형 도핑 영역(14a)과 주 표면(3)상의 인접한 스트립형 도핑 영역(14b) 사이에 흐르는 전류는 워드라인(21a)을 통해 선택된 후, 평가된다. 상기 절연 트랜치의 바닥에서와 표면(3)상의 스트립형 도핑 영역(14a, 14b)은 그들이 연결된 방식에 따라 기준 라인 또는 비트 라인으로 동작한다.
도 8은 본 발명에 따른 판독 전용 메모리 셀 장치의 셀 어레이의 평면도를 도시한다. 셀 어레이(5)에 있어서, 판독 전용 메모리 셀 장치는 제1 메모리 셀(25)과 제2 메모리 셀(26)을 포함한다. 제1 및 제2 메모리 셀(25,26)의 셀 크기는 도 8의 점선 및 실선으로 나타내었다. 제1 메모리 셀(25)은 각각 절단선에 의해 윤곽이 형성된다. 제1 논리 값이 제1 메모리 셀 각각에 저장되고, 제 2 논리 값이 제2 메모리 셀(26) 각각에 저장된다.
홀(20)을 에칭하고, 게이트 산화물층(22)과 게이트 전극(21)을 형성하므로써, 제1 메모리 셀(25)의 영역내에 수직형 MOS 트랜지스터를 형성하여, MOS 트랜지스터의 게이트 전극은 하나의 워드라인(21a)에 연결되므로써 제1 논리 값이 제1 메모리 셀(25)로 기입된다.
제2 메모리 셀(26)의 영역내에 홀을 에칭하지 않고, 이에 따라 나머지의 제조 방법에서는 수직형 MOS 트랜지스터를 형성하지 않으므로써, 제2 논리 값은 제2 메모리 셀(26)에 기입된다. 이에 따라, 제2 메모리 셀(26)에 걸쳐 연장된 워드 라인(21a)은 제2 메모리 셀(26) 영역내의 수직형 게이트 전극에 연결되지 않는다. 이러한 것의 결과는, 제2 메모리 셀이 선택되었을 때, 어떠한 전류도 상응하는 스트립형 도핑 영역(14a, 14b)을 통해 흐르지 않게 된다.
본 발명에 따른 판독 전용 메모리 셀 장치는, 9개의 마스크를 사용하여 형성될 수 있고, 셀 어레이(5)를 갖는 주변부(6)에 평면형 N-MOS 트랜지스터가 동시에 형성된다. 메모리 셀(25,26)의 필요 영역은 실질적인 실시예에서는 2F2와 동일하고, F는 각각의 리소그래피의 최소로 형성 가능한 구조물 크기이다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (8)

  1. 판독 전용 메모리 셀 장치에 있어서,
    메모리 셀들(25,26)을 포함하는 셀 어레이(5)가 반도체 기판(1)의 하나의 주 표면(3) 상에 제공되며,
    상기 반도체 기판(1)은 적어도 상기 셀 어레이(5) 영역 내에서는 제1 도전형으로 도핑되며,
    상기 메모리 셀들은, 제1 논리 값을 저장하고, 상기 주 표면(3)에 수직인 적어도 하나의 MOS 트랜지스터를 가지는 제1 메모리 셀들(25)과, 제2 논리값을 저장하고, 어떠한 MOS 트랜지스터도 가지지 않는 제2 메모리 셀들(26)을 포함하며,
    평행인 다수개의 스트립형 절연 트랜치들(16)이 상기 셀 어레이(5)에 제공되며,
    스트립 형 도핑 영역(14a,14b)이 각각 상기 절연 트랜치들(16)의 바닥과 인접한 절연 트랜치들(16) 사이의 주 표면(3)상에 배열되고, 이러한 영역들은 상기 제1 도전형과 반대인 제2 도전형으로 도핑되고 절연 트랜치들(16)에 평행하게 연장되며,
    상기 메모리 셀들은 상기 절연 트랜치들(16)의 양 쪽 측면에 각각 배열되며,
    상기 제1 메모리 셀들(25)은 각각 상기 절연 트랜치들(16) 중 하나의 한 쪽 측면으로부터 상기 절연 트랜치(16)의 내부로 연장되고, 표면에 게이트 절연층(22)이 제공되고, 게이트 전극(21)으로 충진된 홀(20)을 포함하여, 상기 측면에 접한 상기 스트립형 도핑 영역(14a, 14b)이 상기 수직형 MOS 트랜지스터의 소오스/드레인 영역을 형성하도록 하며,
    상기 절연 트랜치들(16)을 횡단하여 연장되고, 각각의 워드 라인(21a) 아래에 배열된 수직형 MOS 트랜지스터의 게이트 전극에 각각 연결된 워드 라인(21a)이 제공되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
  2. 제 1 항에 있어서, 인접한 절연 트랜치들(16)사이의 간격은 상기 절연 트랜치들(16)의 간격과 동일하며,
    상기 각각의 홀(20)은 상기 제1 메모리 셀들(25) 내에서 상기 절연 트랜치(16) 폭의 절반까지 연장되는 것을 특징으로 하는 판독 전용 메모리 셀 장치.
  3. 판독 전용 메모리 셀 장치를 제조하는 방법에 있어서,
    제1 논리 값을 저장하고, 적어도 하나의 상기 주 표면(3)에 수직인 MOS 트랜지스터를 포함하는 제1 메모리 셀들(25)과, 제2 논리값을 저장하고, 어떠한 MOS 트랜지스터도 포함하지 않는 제2 메모리 셀들(26)을 포함하는 셀 어레이(5)를 반도체 기판(1)의 주 표면(3)에 형성하며,
    상기 반도체 기판(1)은 적어도 상기 셀 어레이(5) 영역 내에서는 제1 도전형으로 도핑되며,
    평행인 다수개의 스트립형 절연 트랜치들(16)이 형성되며,
    스트립 형 도핑 영역들(14a,14b)이 각각 상기 절연 트랜치들(16)의 바닥과 인접한 절연 트랜치들(16) 사이의 주 표면(3)상에 형성되고, 이러한 영역들은 상기 제1 도전형과 반대인 제2 도전형으로 도핑되며,
    상기 메모리 셀들은 상기 절연 트랜치들(16)의 양 쪽 측면에 각각 배열되고, 측면을 따라 인접한 메모리 셀들은 서로 절연되며,
    수직형 MOS 트랜지스터를 형성하기 위하여, 절연 트랜치들(16)중 하나의 측면에 인접하고, 상기 절연 트랜치(16)의 바닥에서 연장된 상기 도핑 영역(14a)까지 연장되는 홀(20)이 형성되고, 이러한 홀들의 표면에 게이트 절연층(22)과 게이트 전극(21)이 제공되는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 절연 트랜치들(16)과 상기 스트립형 도핑 영역들(14a,14b)을 형성하기 위하여, 제 2 도전형으로 도핑되고 전체 셀 어레이(5)에 걸쳐 연장된 영역(7)이 상기 반도체 기판(1)의 상기 주 표면상에 형성되며,
    상기 절연 트랜치들(16)의 배열을 한정하는 트랜치 마스크가 형성되며,
    에칭 마스크로서 사용되는 상기 트랜치 마스크(10)를 사용하여 이방성 드라이 에칭 공정중에 트랜치(160)들이 에칭되고, 제2 도전형으로 도핑된 상기 영역(7)을 형성하므로써 인접한 절연 트랜치들(16) 사이의 주 표면(3)에 배열된 상기 스트립형 도핑 영역들(14b)이 형성되며,
    상기 트랜치들의 바닥에 배열된 상기 스트립형 도핑 영역들(14a)은 이온 주입에 의해 형성되고, 상기 트랜치 마스크(10)는 주입 마스크로서 작용하며,
    상기 트랜치 마스크(10)가 제거된 후, 상기 절연 트랜치들(16)은 절연 물질(15)로 충진되는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
  5. 제 4 항에 있어서, 상기 트랜치들의 바닥에 배열된 상기 스트립형 도핑 영역(14a)을 형성하기 위한 이온 주입 이전에, 상기 트랜치들의 측벽이 트랜치들이 충진되기 전에 제거되는 마스킹 스페이서(11)로서 덮이는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    절연 트랜치들(16)의 절연 물질이 선택적으로 에칭 가능하도록 하는 에칭 장벽층(9)이 상기 트랜치 마스크(10)의 아래에 형성되며,
    상기 에칭 장벽층은 트랜치가 에칭되기 이전에 상기 트랜치 마스크(10)에 따라 형성되며,
    상기 절연 트랜치들(16)이 제조된 후, 제1 메모리 셀들(25)의 배열을 한정하는 포토레지스터 마스크(18)가 형성되며,
    수직형 MOS 트랜지스터를 위한 홀(20)이 상기 포토레지스터 마스크(18)와 상기 형성된 에칭 장벽층(9)이 함께 에칭 마스크로서 작용하는 이방성 드라이 에칭 공정중에 형성되는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 절연 트랜치들(16)은 SiO2로 충진되며,
    상기 에칭 장벽층(9)은 Si3N4, 비정질 실리콘과 폴리실리콘 물질 중 적어도 하나를 포함하며,
    상기 반도체 기판(1)은 적어도 상기 셀 어레이(5) 영역에서는 단결정 실리콘을 포함하는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    제2 도전형으로 도핑된 상기 영역(7)의 측면 범위는, 동시에 주변부(6) 영역을 덮는 포토레지스터 마스크(4)에 의해 한정되며,
    상기 주변부(6)의 트랜치들(160a) 역시 상기 트랜치 마스크(10)를 사용하여 에칭되며,
    상기 주변부(6)는 상기 트랜치들(160) 바닥의 상기 스트립형 도핑 영역들(14a)을 형성하기 위한 이온 주입 동안에 마스킹되며,
    상기 주변부(6)의 상기 트랜치들(160a)은 절연 물질(15)로 충진되는 것을 특징으로 하는 판독 전용 메모리 셀 장치의 제조 방법.
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