JP2023544018A - 消去ゲートがワード線ゲートの上方に配設されたスプリットゲート２ビット不揮発性メモリセル及びその製造方法 - Google Patents

消去ゲートがワード線ゲートの上方に配設されたスプリットゲート２ビット不揮発性メモリセル及びその製造方法 Download PDF

Info

Publication number
JP2023544018A
JP2023544018A JP2023519475A JP2023519475A JP2023544018A JP 2023544018 A JP2023544018 A JP 2023544018A JP 2023519475 A JP2023519475 A JP 2023519475A JP 2023519475 A JP2023519475 A JP 2023519475A JP 2023544018 A JP2023544018 A JP 2023544018A
Authority
JP
Japan
Prior art keywords
gate
floating gate
region
insulated
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023519475A
Other languages
English (en)
Inventor
ワン、チュンミン
リウ、シアン
シャン ソン、グオ
シン、レオ
ドー、ナン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2023544018A publication Critical patent/JP2023544018A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Abstract

メモリデバイスは、半導体基板と、基板の導電型とは異なる導電型を有する基板内の第１の領域及び第２の領域とを含み、基板内のチャネル領域は、第１の領域と第２の領域との間に延在している。チャネル領域は、第１の領域と第２の領域との間で連続している。第１の浮遊ゲートは、チャネル領域の第１の部分の上方に配設され、かつ第１の部分から絶縁されている。第２の浮遊ゲートは、チャネル領域の第２の部分の上方に配設され、かつ第２の部分から絶縁されている。第１の結合ゲートは、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁されている。第２の結合ゲートは、第２の浮遊ゲートの上方に配設され、かつ第２の浮遊ゲートから絶縁されている。ワード線ゲートは、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつ第３の部分から絶縁されている。消去ゲートは、ワード線ゲートの上方に配設され、かつワード線ゲートから絶縁されている。【選択図】図２

Description

（優先権の主張）
本特許出願は、「Ｓｐｌｉｔ－Ｇａｔｅ，２－Ｂｉｔ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｅｒａｓｅ Ｇａｔｅ Ｄｉｓｐｏｓｅｄ Ｏｖｅｒ Ｗｏｒｄ Ｌｉｎｅ Ｇａｔｅ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する２０２０年９月３０日に出願された中国特許出願第２０２０１１０５６４３１．１号、及び「Ｓｐｌｉｔ－Ｇａｔｅ，２－Ｂｉｔ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｅｒａｓｅ Ｇａｔｅ Ｄｉｓｐｏｓｅｄ Ｏｖｅｒ Ｗｏｒｄ Ｌｉｎｅ Ｇａｔｅ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する２０２１年１月１９日に出願された米国特許出願第１７／１５２，６９６号の優先権を主張する。
（発明の分野）
本発明は、不揮発性メモリアレイに関し、より詳細には、複数の浮遊ゲート及び複数の結合ゲート、並びに、ワード線ゲート及び消去ゲートを有する、スプリットゲート２ビットメモリセルに関する。
スプリットゲート不揮発性フラッシュメモリセルは周知である。例えば、米国特許第６，７４７，３１０号は、間にチャネル領域を画定するソース領域及びドレイン領域と、チャネル領域の一部分の上方にある選択ゲートと、チャネル領域の他方の部分の上方にある浮遊ゲートと、ソース領域の上方にある消去ゲートと、を有する、かかるメモリセルを開示する。これらのメモリセルは、共通ソース領域及び共通消去ゲートをシェアする対で形成され、各メモリセルは、ソース領域とドレイン領域との間に延在する基板内に独自のチャネル領域を有する（すなわち、各メモリセル対には、２つの別個のチャネル領域が存在する）。所定列内のメモリセル用の全ての制御ゲートを接続する線は、垂直方向に走る。消去ゲートと選択ゲートとを接続する線、及びソース線も同様である。メモリセルの各行のドレイン領域を接続するビット線は、水平方向に走る。
各メモリセルは、単一ビットの情報（浮遊ゲートのプログラミング状態に基づく）を記憶する。各セル（ソース、ドレイン、選択ゲート、制御ゲート、及び消去ゲート）の電極数及び各メモリコール対の２つの別個のチャネル領域を前提とすると、各種の線が全てこれらの電極に接続されているアーキテクチャ及びアレイレイアウトを構成し、形成することは、特に、限界寸法が縮小し続けているため、実現が過度に複雑かつ困難であり得る。
１つの解決手段とは、ソース領域をなくして、両方のメモリセルに単一の連続したチャネル領域及び共通ワード線ゲートをシェアさせることである。このことは米国特許第８，７８０，６２５号に開示されている。しかしながら、この構成では、とりわけ、消去ゲートの不在等により性能が制限される。米国特許第１０，６５８，０２７号は、単一の連続したチャネル領域及び共通消去ゲートを開示しているが、チャネル領域の部分の導電性を制御するように位置決めされたワード線ゲートを欠いている。米国特許第９，９７２，６３２号は、共通ワード線ゲート及び消去ゲートを有する単一の連続したチャネル領域を開示している。しかしながら、この構成は、ドレイン領域への高い結合比及び消去トンネリング効率を高める形状の欠如によって消去効率が損なわれる可能性があるため、理想的ではない。
上述の問題及び必要性は、メモリデバイスによって解決及び満たされ、このメモリデバイスは、第１の導電型の半導体材料の基板と、基板内で離間し、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、基板内のチャネル領域が、第１の領域と第２の領域との間に延在し、チャネル領域は、第１の領域と第２の領域との間で連続している、第１の領域及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつ第１の部分から絶縁された第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつ第２の部分から絶縁された第２の浮遊ゲートと、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁された第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつ第２の浮遊ゲートから絶縁された第２の結合ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつ第３の部分から絶縁されたワード線ゲートと、ワード線ゲートの上方に配設され、かつワード線ゲートから絶縁された消去ゲートと、を備える。
メモリセルを形成する方法は、第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと、第１の絶縁層に第１の導電層を形成するステップと、第１の導電層に第２の絶縁層を形成するステップと、第２の絶縁層に第２の導電層を形成するステップと、第２の導電層に第３の絶縁層を形成するステップと、第３の絶縁層、第２の導電層及び第２の絶縁層を通って延在するトレンチを形成するステップと、トレンチの側壁に沿って複数の絶縁スペーサを形成するステップと、複数の絶縁スペーサの間の第１の導電層を通してトレンチを延在させるステップと、トレンチ内にワード線ゲートを形成するステップであって、ワード線ゲートは、基板の上方に垂直に配設され、かつ基板から絶縁される、形成するステップとトレンチ内に消去ゲートを形成するステップであって、消去ゲートは、ワード線ゲートの上方に垂直に配設され、かつワード線ゲートから絶縁される、形成するステップと、第２の導電層の第１の部分及び第２の部分をそれぞれの第１の結合ゲート及び第２の結合ゲートとして維持しながら、第２の導電層の部分を除去し、第１の導電層の第１の部分及び第２の部分をそれぞれの第１の浮遊ゲート及び第２の浮遊ゲートとして維持しながら、第１の導電層の部分を除去するステップと、基板内に、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域を形成するステップであって、第１の領域は、第１の浮遊ゲートに隣接し、第２の領域は、第２の浮遊ゲートに隣接し、基板内の連続したチャネル領域は、第１の領域と第２の領域との間に延在する、形成するステップと、を含む。第１の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁され、ワード線ゲートに横方向に隣接し、かつワード線ゲートから絶縁される。第２の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁され、ワード線ゲートに横方向に隣接し、かつワード線ゲートから絶縁される。第１の結合ゲートは、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁される。第２の結合ゲートは、第２の浮遊ゲートの上方に配設され、かつ第２の浮遊ゲートから絶縁される。
メモリセルを形成する方法は、第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと第１の絶縁層に第１の導電層を形成するステップと、第１の導電層に第２の絶縁層を形成するステップと、第２の絶縁層に第２の導電層を形成するステップと、第２の導電層に第３の絶縁層を形成するステップと、第２の導電層の第１の部分及び第２の部分をそれぞれの第１の結合ゲート及び第２の結合ゲートとして維持しながら、第２の導電層の部分を除去し、第１の導電層の第１の部分及び第２の部分をそれぞれの第１の浮遊ゲート及び第２の浮遊ゲートとして維持しながら、第１の導電層の部分を除去するステップと、基板の上方に垂直に配設され、かつ基板から絶縁され、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に配設されたワード線ゲートを形成するステップと、ワード線ゲートの上方に垂直に配設され、かつワード線ゲートから絶縁され、第１の結合ゲートと第２の結合ゲートとの間に横方向に配設された消去ゲートを形成するステップと、基板内に、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域を形成するステップであって、第１の領域は、第１の浮遊ゲートに隣接し、第２の領域は、第２の浮遊ゲートに隣接し、基板内の連続したチャネル領域は、第１の領域と第２の領域との間に延在する、形成するステップと、を含む。第１の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁される。第２の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁される。第１の結合ゲートは、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁される。第２の結合ゲートは、第２の浮遊ゲートの上方に配設され、かつ第２の浮遊ゲートから絶縁される。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の２ビットメモリセルを形成するステップを示す側断面図である。 本発明の最終的な２ビットメモリセル構造体を示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの代替の実施形態を形成するステップを示す側断面図である。 本発明の２ビットメモリセルの最終的な代替の実施形態を示す側断面図である。 本発明の２ビットメモリセルアレイを動作させるために使用される制御回路を示す平面図である。
本発明は、スプリットゲート２ビットメモリセルのメモリセル設計、アーキテクチャ、及び製造方法に関する。図１Ａ～図１Ｆを参照すると、２ビットメモリセルを制作するプロセスにおけるステップの断面図が示されている。単一の２ビットメモリセルの形成のみが図に示されているが、複数のそのような２ビットメモリセルのアレイが、そのような２ビットメモリセルのアレイを含むメモリデバイスを形成するときに同時に形成されることを理解されたい。このプロセスは、半導体材料（例えば、単結晶シリコン）の基板１０の上面１０ａに第１の絶縁層１２（例えば、二酸化シリコンの層であり、本明細書では酸化物層１２とも称される）を形成するステップから始まる。その後、第１の導電層１４（例えば、ポリシリコン（本明細書では「ポリ」とも称される）又はアモルファスシリコン）が酸化物層１２に形成される。次いで、第２の絶縁層１６が、ポリ層１４に形成される。好ましくは、第２の絶縁層１６はＯＮＯ層であり、酸化物－窒化物－酸化物の副層を有することを意味する。第２の導電層１８（例えば、ポリシリコン又はアモルファスシリコン）は、第２の絶縁層１６に形成される。第３の絶縁層２０（例えば、本明細書では「窒化物」と称される窒化シリコン）が、第２の導電層１８に形成される。フォトレジスト材料（図示せず）が構造体にコーティングされ、フォトレジスト材料の選択された部分を露出させるフォトリソグラフィマスキングステップが行われる。フォトレジストの部分が除去されるように、フォトレジストが現像される。残ったフォトレジストをマスクとして使用して、構造体をエッチングする。具体的には、第３の絶縁層２０、第２の導電層１８、及び第２の絶縁層１６は、（導電層１４をエッチストップとして使用して）異方性エッチングされ、第３の絶縁層２０、第２の導電層１８、及び第２の絶縁層１６を通って延在するトレンチ２２を残す。（フォトレジスト除去後に）結果として得られた構造体を図１Ａに示す。
絶縁スペーサ２４／２６（例えば、ＯＮ（oxide and nitride）（酸化物及び窒化物））がトレンチ２２の側壁に沿って形成される。スペーサの形成は、当該技術分野において既知であり、構造体の輪郭の上方に材料を堆積した後、異方性エッチングプロセスが行われ、その結果、この材料は、構造体の水平面からは除去され、構造体（丸みを帯びた上面を有する）の垂直配向面においては大部分がそのまま残存する。絶縁（ＯＮ）スペーサ２４／２６は、酸化物堆積、窒化物堆積、次いで、窒化物異方性エッチング及び酸化物異方性エッチングによって形成される。次いで、酸化物スペーサ２８が、酸化物堆積とそれに続く酸化物異方性エッチングによってトレンチ２２内に形成される。次いでに、異方性エッチングが行われ、図１Ｂに示すように、酸化物スペーサ２８間に位置する領域の下の導電層１４の露出部分を除去し、トレンチ２２を深くする。この時点で、（トレンチ２２の底部の酸化物層１２を通して、その下にある基板１０の部分（以下で更に説明するように、最終的にチャネル領域のワード線部分になる）内へ）注入が行われ得る。
次に、酸化物スペーサ３０が、酸化物堆積及び異方性酸化物エッチングによって、トレンチ２２の側壁に沿って（導電層１４の露出した側壁に沿って含む）形成される。このスペーサ形成、特にトレンチ２２の底部の酸化物層１２の部分を除去する異方性酸化物エッチングは、酸化物スペーサ３０間の基板表面１０ａの部分を露出されたままにする。酸化物層３２は、好ましくは熱酸化によって、トレンチ２２の底部における基板表面１０ａのこの露出部分に形成される。また、好ましくは、酸化物層３２は、酸化物層１２の厚さより薄い厚さを有する。導電性材料の第１のブロック３４が、材料堆積、第３の絶縁層２０をストップ層として使用する化学機械研磨（chemical mechanical polish、ＣＭＰ）、及びエッチバックによって、トレンチ２２の内側の酸化物層３２に形成される。好ましくは、導電性材料の第１ブロック３４は、ポリシリコンで形成され、導電性材料の第１のブロック３４の上面は、導電層１４の上面より下にある。導電性材料の第１のブロック３４は、導電層１４に横方向に隣接し、かつ導電層１４から絶縁されている。導電性材料の第１のブロック３４にポリシリコンが使用される場合、導電性材料の第１のブロック３４をドープするために注入を行うことができる。この結果得られた構造体を図１Ｃに示す。
酸化物エッチング（例えば、ウェットエッチング）を用いて、酸化物スペーサ３０の上部（導電性材料のブロック３４の上）及び酸化物スペーサ２８の全てを除去する。次いで、酸化物層３６が、酸化物堆積によって、構造体の上方に形成される。導電性材料の第２のブロック３８が、第３の絶縁層２０をストップとして使用して、材料堆積及び化学機械研磨（ＣＭＰ）によって、トレンチ２２の内側の酸化物層３６に形成される。好ましくは、導電性材料の第２ブロック３８は、ポリシリコンで形成される。この結果得られた構造体を図１Ｄに示す。
フォトレジスト材料４０がこの構造体にコーティングされ、フォトリソグラフィマスキングステップが行われて、フォトレジスト材料の選択された部分が露出する。フォトレジスト材料４０は、フォトレジスト材料４０の部分が除去されるように現像される（導電性材料の第２のブロック３８の上方、及び導電性材料の第２のブロック３８に隣接する第３の絶縁層２０の部分の上方のフォトレジスト材料４０を除く）。残りのフォトレジスト材料４０をマスクとして使用して、図１Ｅに示すように、第３の絶縁層２０、第２の導電層１８、第２の絶縁層１６、及び導電層１４の露出部分を除去するように、構造体がエッチングされる。フォトレジスト４０が除去された後、スペーサ４２（例えば、窒化物）が、堆積及び異方性エッチングによって構造体の側面に沿って形成される。次いで、注入が行われて、スペーサ４２に横方向に隣接し、それぞれのスペーサ４２の下に延在し、かつそれぞれの隣接する導電層１４の下に部分的に延在する、ドレイン領域４４ａ及び４４ｂを基板１０内に形成する。ドレイン領域４４ａ／４４ｂは、後述するチャネル領域４６の近傍の基板１０とは異なる導電型を有する基板の第１の領域及び第２の領域である。例えば、チャネル領域４６はＰ型導電性とすることができ、ドレイン領域４４ａ／４４ｂはＮ型導電性とすることができ、逆もまた同様である。最終構造を図１Ｆに示す。
最後的な２ビットメモリセル５０は図２に最もよく示されており、そこでは、連続したチャネル領域４６が、離間した第１のドレイン（ビット線）領域４４ａ及び第２のドレイン領域４４ｂによって基板１０内に画定され、かつ離間した第１のドレイン（ビット線）領域４４ａ及び第２のドレイン領域４４ｂの間に延在している。第１の浮遊ゲート１４ａ（導電層１４から残っている材料の第１のブロック）は、（その導電性を制御するために）第１のドレイン領域４４ａに隣接するチャネル領域４６の第１の部分の上方に配設され、かつ第１の部分から絶縁されており、好ましくは、第１の浮遊ゲート１４ａは、酸化物層１２のそれぞれの残りの部分によって、第１のドレイン領域４４ａの上方に部分的に配設され、かつ第１のドレイン領域４４ａから絶縁されている。第１の結合ゲート１８ａ（導電層１８から残っている材料の第１のブロック）は、第２の絶縁層１６のそれぞれの残りの部分によって、（浮遊ゲート１４ａに電圧結合するために）第１の浮遊ゲート１４ａの上方に配設され、かつ第１の浮遊ゲート１４ａから絶縁されている。第２の浮遊ゲート１４ｂ（導電層１４から残っている材料の第２のブロック）は、（その導電性を制御するため）第２のドレイン領域４４ｂに隣接するチャネル領域４６の第３の部分の上方に配設され、かつ第３の部分から絶縁され、好ましくは、第２の浮遊ゲート１４ｂは、酸化物層１２のそれぞれの残りの部分によって第２のドレイン領域４４ｂの上方に部分的に配設され、かつ第２のドレイン領域４４ｂから絶縁されている。第２の結合ゲート１８ｂ（導電層１８から残っている材料の第２のブロック）は、第２の絶縁層１６のそれぞれの残りの部分によって、（浮遊ゲート１４ｂに電圧結合するために）第２の浮遊ゲート１４ｂの上方に配設され、かつ第２の浮遊ゲート１４ｂから絶縁されている。導電性材料の第１のブロック３４は、（その導電性を制御するため）にチャネル領域４６の第２の部分の上方に垂直に配設され、かつ第２の部分から絶縁されたワード線ゲートであり、第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂに横方向に隣接している。導電性材料の第２のブロック３８は、ワード線ゲート３４の上方に垂直に配設され、かつワード線ゲート３４から絶縁され、第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂに横方向に隣接し、かつ第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂから絶縁された消去ゲートであり、ワード線ゲート３４からの絶縁は酸化物層３６によって提供され、第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂからの絶縁は酸化物層３６及びスペーサ２４／２６によって提供される。消去ゲート３８は、第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂのうちの１つのそれぞれのエッジ１４ｃにそれぞれ面するノッチ３８ａを含む。絶縁ブロック２０ａ及び２０ｂ（第３の絶縁層２０から残っている材料のブロック）は、第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂの上方に配設されている。
以下の表１は、２ビットメモリセル５０のプログラム、読み出し、消去動作のための例示的な動作電圧及び電流を示している。
表１
Figure 2023544018000002
第１の浮遊ゲート１４ａを電子でプログラミングすると、第１のビット（すなわち、ビット１）の情報を格納し、第２の浮遊ゲート１４ｂを電子でプログラミングすると、第２のビット（すなわち、ビット２）の情報を格納する。第１の浮遊ゲート１４ａをプログラムするために、約４．５Ｖの電圧が消去ゲート３８に印加され、１０．５Ｖの電圧が、第１の浮遊ゲート１４ａに容量結合された第１の結合ゲート１８ａに印加される。約ＩＶの電圧がワード線ゲート３４に印加され、それによって、ワード線ゲート３４の下のチャネル領域４６の部分がオンになる。約４．５Ｖの電圧が第２の浮遊ゲート１４ｂに容量結合された第２の結合ゲート１８ｂに印加され、第２の浮遊ゲート１４ｂの下のチャネル領域４６の部分がオンになる。約４．５Ｖの電圧が第１のドレイン領域４４ａに印加され、約－１μＡの電流が第２のドレイン領域４４ｂに供給される。電子は、第２のドレイン領域４４ｂから第１のドレイン領域４４ａに向かって移動し、消去ゲート３８及び第１の結合ゲート１８ａによって第１の浮遊ゲート１４ａに容量結合された正の電圧のために、第１の浮遊ゲート１４ａに注入される。第２の浮遊ゲート１４ｂは、表１のビット２に対する電圧の組合せを使用して同様にプログラムされる。
第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂを消去するために、約８．５ボルトの電圧が消去ゲート３８に印加され、約－７Ｖの負の電圧が第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂに印加され、それによって、電子が絶縁層３６を通って第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂから消去ゲート３８にトンネリングする。それぞれのエッジ１４ｃに面するノッチ３８ａは、このトンネリングの効率を高める。
第１の浮遊ゲート１４ａを読み出すために、Ｖｃｃがワード線ゲート３４に印加され、それによって、ワード線ゲート３４の下のチャネル領域４６の部分がオンになる。Ｖｂｌｒの電圧が第２のドレイン領域４４ｂに印加され、ゼロボルトが第１のドレイン領域４４ａに印加される。約４．５Ｖの電圧が、第２の浮遊ゲート１４ｂに容量結合された第２の結合ゲート１８ｂに印加される（第２の浮遊ゲート１４ｂの下のチャネル領域４６の部分がオンになる）。第１の浮遊ゲート１４ａが消去された場合、電流がチャネル領域４６を通って流れることになる（すなわち、消去状態では、第１の浮遊ゲート１４ａは、消去後の第１の浮遊ゲート１４ａの正の電荷及びワード線ゲート３４からの小さい電圧結合により、第１の浮遊ゲート１４ａに正の電圧を有することになり、したがって、第１の浮遊ゲート１４ａの下のチャネル領域４６の部分がオンになる）。電流は、消去状態として感知される。第１の浮遊ゲート１４ａがプログラムされている（すなわち、第１の浮遊ゲート１４ａの下のチャネル領域の部分がオンになるのを防止するのに十分な電子でプログラムされている）場合、電流は低減されるか、又はチャネル領域４６を通って流れないことになる。低電流又はゼロ電流は、プログラムされた状態として感知される。第２の浮遊ゲート１４ｂは、表１のビット２に対する電圧の組合せを使用して同様に読み出される。
２ビットメモリセル５０には多くの利点がある。ワード線ゲートの下の絶縁体（すなわち、酸化物層３２）は、特に高速用途のためのより高い性能のために、第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂの下の絶縁体（すなわち、酸化物層１２）よりはるかに薄くすることができる。第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂと消去ゲート３８との間の絶縁体（すなわち、酸化物層３６）は、第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂとワード線ゲート３４との間の絶縁体（すなわち、酸化物スペーサ３０）より薄くすることができる。消去ゲート３８と第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂとの間の電圧結合比が比較的低いため（消去ゲート３８（ノッチ３８ａを有する）のコーナー領域のみが第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂのコーナー領域（エッジ１４ｃを有する）に近接しているため）、消去性能が向上する。構造体を画定するために必要なフォトリソグラフィマスキングステップは２つだけであり、１つはトレンチ２２を形成するためのものであり、１つは導電層１８及び１４をエッチングして第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂ並びに第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂの形成を完了するためのものである。ワード線ゲート３４及び消去ゲート３８の両方は、第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂに自己整合される。
図３Ａ～図３Ｆは、２ビットメモリセルを形成するための代替的な実施形態を示しており、この実施形態は、トレンチ２２を形成する場合に、図３Ａに示すように（フォトレジスト除去後に）追加のトレンチ５２が同様に形成される（トレンチ２２の各側に１つずつ）ことを除いて、図１Ａに示す構造体と同様の構造体から開始する。２つのトレンチ５２をそれらの間のトレンチ２２とともに形成することにより、スタック構造体Ｓ１及びＳ２がもたらされ、各々が、導電層１４の上方の第２の絶縁層１６のブロックの上方の第２の導電層１８のブロックの上方の第３の絶縁層２０のブロックを有する。酸化物スペーサ２４、窒化物スペーサ２６、及び酸化物スペーサ２８が、図１Ｂに関して上述したのと同じ処理ステップを使用して、スタック構造体Ｓ１及びＳ２の側壁に沿って形成され、その結果、図３Ｂに示す構造体が得られる。次いで、マスキングステップを用いて、スタック構造体Ｓ１及びＳ２の外側に面する側壁の酸化物スペーサ２８を除いて、スタック構造体Ｓ１及びＳ２をフォトレジストで覆う。次いで、エッチングを用いて、スタック構造体Ｓ１及びＳ２の外側に面する側壁上の酸化物スペーサ２８を除去する。フォトレジストを除去した後、導電層１４の露出部分（すなわち、スタック構造体Ｓ１及びＳ２によって保護されていない部分）がエッチングによって除去され、その結果、図３Ｃの構造体が得られる。この時点で、（スタック構造体Ｓ１とＳ２との間の酸化物層１２を通して、下にある基板１０の部分（これは、以下で更に記載するように、最終的にチャネル領域のワード線部分になる）内への）注入が行われ得る。
次に、酸化物スペーサ３０が、酸化物堆積及び異方性酸化物エッチングによって、スタック構造体Ｓ１／Ｓ２の側壁に沿って（導電層１４の露出した側壁に沿って含む）形成される。このスペーサ形成、特に、トレンチ２２の底部における酸化物層１２の部分を除去する異方性酸化物エッチングは、酸化物層１２の露出部分を除去する。酸化物層３２は、好ましくは、熱酸化によって、トレンチ２２の底部における基板表面１０ａの露出部分に形成される。また、好ましくは、酸化物層３２は、酸化物層１２の厚さより薄い厚さを有する。導電層５４（例えば、ポリシリコン又はアモルファスシリコン）が構造体に形成される。導電層に対して（第３の絶縁層２０をストップ層として用いて）ＣＭＰが行われる。次いで、エッチングを用いて、導電層５４の上面を、好ましくは、導電層１４の上面より低くする。導電層５４にポリシリコンが使用される場合、導電層５４をドープするために注入を行うことができる。この結果得られた構造体を図３Ｄに示す。
酸化物エッチング（例えば、ウェットエッチング）を用いて、酸化物スペーサ３０の上部部分（導電層５４の上）及び酸化物スペーサ２８の全てを除去する。次いで、酸化物層５６が、酸化物堆積によって構造体の上方に形成される。導電層５８が、酸化物層５６に形成される。好ましくは、導電層５８はポリシリコンで形成される。次いで、第３の絶縁層２０をストッパとして使用して、化学機械研磨（ＣＭＰ）が行われる。この結果得られた構造体を図３Ｅに示す。
フォトレジスト材料が構造体にコーティングされ、露出され、選択的に除去されて、スタック構造体Ｓ１及びＳ２の上及び間の領域は覆われるが、スタック構造体Ｓ１及びＳ２の外側の領域（すなわち、図３Ｅのスタック構造体Ｓ２の右側の領域及びスタック構造体Ｓ１の左側の領域）は露出される。次いで、エッチングを行って、スタック構造体Ｓ１／Ｓ２の外側の導電層５８、酸化物層５６、及び導電層５４の部分を除去する。フォトレジストを除去した後、スペーサ４２（例えば、窒化物）が、堆積及び異方性エッチングによって構造体の側面に形成される。次いで、スペーサ４２に横方向に隣接し、それぞれのスペーサ４２の下に延在し、かつそれぞれの隣接する導電層１４の下に部分的に延在する基板１０内に、第１のドレイン領域４４ａ及び第２のドレイン領域４４ｂを形成するために、注入が行われる。最終構造を図３Ｆに示す。
代替実施形態の最終２ビットメモリセル６２が図４に最もよく示されており、消去ゲート５８ａ（第１及び第２の浮遊ゲート１４ａ／１４ｂのそれぞれのエッジ部１４ｃに面するノッチ５８ｂを有する）が導電層５８の残りの部分であり、ワード線ゲート５４ａが導電層５４の残りの部分であり、消去ゲート５８ａを第１の浮遊ゲート１４ａ及び第２の浮遊ゲート１４ｂから分離するトンネル酸化物が酸化物層５６であることを除いて、基本的に図２に示す構造体と同じ構造体を有する。
この代替的な実施形態の追加の利点には、第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂの水平寸法が１つのリソグラフィステップによって画定され、それによって、第１の結合ゲート１８ａ及び第２の結合ゲート１８ｂの寸法ばらつきを低減することができることが含まれる。
好ましくは（必須ではないが）、同じ基板１０に形成された（図５に示すように）制御回路９６は、上述のように表１の電圧を印加することによって、本明細書に記載の２ビットメモリセル５０又は６２のメモリアレイ９８をプログラムし、読み出し、消去するように構成されている。
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法のステップを例示又は請求した正確な順序で実施する必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語はともに、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

Claims (22)

  1. メモリデバイスであって、
    第１の導電型の半導体材料の基板と、
    前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内のチャネル領域が、前記第１の領域と前記第２の領域との間に延在し、前記チャネル領域は、前記第１の領域と前記第２の領域との間で連続している、第１の領域及び第２の領域と、
    前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に配設され、かつ前記チャネル領域の前記第１の部分から絶縁された第１の浮遊ゲートと、
    前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に配設され、かつ前記チャネル領域の前記第２の部分から絶縁された第２の浮遊ゲートと、
    前記第１の浮遊ゲートの上方に配設され、かつ前記第１の浮遊ゲートから絶縁された第１の結合ゲートと、
    前記第２の浮遊ゲートの上方に配設され、かつ前記第２の浮遊ゲートから絶縁された第２の結合ゲートと、
    前記第１のチャネル領域部分と前記第２のチャネル領域部分との間の前記チャネル領域の第３の部分の上方に配設され、かつ前記チャネル領域の前記第３の部分から絶縁されたワード線ゲートと、
    前記ワード線ゲートの上方に配設され、かつ前記ワード線ゲートから絶縁された消去ゲートと、を備える、メモリデバイス。
  2. 前記第１の浮遊ゲートは、前記第１の領域の上方に部分的に配設され、かつそれから絶縁され、前記第２の浮遊ゲートは、前記第２の領域の上方に部分的に配設され、かつ前記第２の領域から絶縁されている、請求項１に記載のメモリデバイス。
  3. 前記消去ゲートは、前記第１の浮遊ゲートのエッジに面する第１のノッチ及び前記第２の浮遊ゲートのエッジに面する第２のノッチを含む、請求項１に記載のメモリデバイス。
  4. 前記ワード線ゲートと前記基板との間の絶縁体は、前記第１の浮遊ゲート及び前記第２の浮遊ゲートと前記基板との間の絶縁体より薄い、請求項１に記載のメモリデバイス。
  5. 前記消去ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体は、前記ワード線ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体より薄い、請求項１に記載のメモリデバイス。
  6. 前記ワード線ゲートは、前記第１の浮遊ゲート及び前記第２の浮遊ゲートに横方向に隣接して配設され、かつ前記第１の浮遊ゲート及び前記第２の浮遊ゲートから絶縁されており、
    前記消去ゲートは、前記第１の結合ゲート及び前記第２の結合ゲートに横方向に隣接して配設され、かつ前記第１の結合ゲート及び前記第２の結合ゲートから絶縁されている、請求項１に記載のメモリデバイス。
  7. 制御回路であって、
    前記消去ゲートに正の電圧を印加し、かつ前記ワード線ゲートに正の電圧を印加し、かつ前記第１の結合ゲートに正の電圧を印加し、かつ前記第２の結合ゲートに正の電圧を印加し、かつ前記第１の領域に正の電圧を印加し、かつ前記第２の領域に電流を供給することによって、前記第１の浮遊ゲートをプログラムすることと、
    前記消去ゲート、前記第１の結合ゲート、及び前記第１の領域にゼロ電圧を印加し、かつ前記ワード線ゲートに正の電圧を印加し、かつ前記第２の結合ゲートに正の電圧を印加し、かつ前記第２の領域に正の電圧を印加することによって、前記第１の浮遊ゲートを読み出すことと、
    前記消去ゲートに正の電圧を印加し、かつ前記第１の結合ゲートに負の電圧を印加し、かつ前記第２の結合ゲートに負の電圧を印加することによって、前記第１の浮遊ゲート及び前記第２の浮遊ゲートを消去することと、を行うように構成された、制御回路、を更に備える、請求項１に記載のメモリデバイス。
  8. メモリセルを形成する方法であって、
    第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと、
    前記第１の絶縁層に第１の導電層を形成するステップと、
    前記第１の導電層に第２の絶縁層を形成するステップと、
    前記第２の絶縁層に第２の導電層を形成するステップと、
    前記第２の導電層に第３の絶縁層を形成するステップと、
    前記第３の絶縁層、前記第２の導電層、及び前記第２の絶縁層を通って延在するトレンチを形成するステップと、
    前記トレンチの側壁に沿って複数の絶縁スペーサを形成するステップと、
    前記複数の絶縁スペーサの間の前記第１の導電層を通して前記トレンチを延在させるステップと、
    前記トレンチ内にワード線ゲートを形成するステップであって、前記ワード線ゲートは、前記基板の上方に垂直に配設され、かつ前記基板から絶縁される、形成するステップと、
    前記トレンチ内に消去ゲートを形成するステップであって、前記消去ゲートは、前記ワード線ゲートの上方に垂直に配設され、かつ前記ワード線ゲートから絶縁される、形成するステップと、
    前記第２の導電層の第１の部分及び第２の部分をそれぞれの第１の結合ゲート及び第２の結合ゲートとして維持しながら、前記第２の導電層の部分を除去し、前記第１の導電層の第１の部分及び第２の部分をそれぞれの第１の浮遊ゲート及び第２の浮遊ゲートとして維持しながら、前記第１の導電層の部分を除去するステップと、
    前記基板内に、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域を形成するステップであって、前記第１の領域は前記第１の浮遊ゲートに隣接し、前記第２の領域は前記第２の浮遊ゲートに隣接し、前記基板内の連続したチャネル領域は前記第１の領域と前記第２の領域との間に延在する、形成するステップと、を含み、
    前記第１の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、前記ワード線ゲートに横方向に隣接し、かつ前記ワード線ゲートから絶縁され、
    前記第２の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、前記ワード線ゲートに横方向に隣接し、かつ前記ワード線ゲートから絶縁され、
    前記第１の結合ゲートは、前記第１の浮遊ゲートの上方に配設され、かつ前記第１の浮遊ゲートから絶縁され、
    前記第２の結合ゲートは、前記第２の浮遊ゲートの上方に配設され、かつ前記第２の浮遊ゲートから絶縁される、方法。
  9. 前記ワード線ゲートは、前記第１の浮遊ゲート及び前記第２の浮遊ゲートに横方向に隣接して配設され、かつ前記第１の浮遊ゲート及び前記第２の浮遊ゲートから絶縁され、
    前記消去ゲートは、前記第１の結合ゲート及び前記第２の結合ゲートに横方向に隣接して配設され、かつ前記第１の結合ゲート及び前記第２の結合ゲートから絶縁される、請求項８に記載の方法。
  10. 前記消去ゲートを前記形成するステップの前に、
    前記トレンチの前記側壁に沿って前記絶縁スペーサのうちの１つを除去するステップを更に含む、請求項８に記載の方法。
  11. 前記消去ゲートは、前記第１の浮遊ゲートのエッジに面する第１のノッチと、前記第２の浮遊ゲートのエッジに面する第２のノッチとを含む、請求項１０に記載の方法。
  12. 前記第１の浮遊ゲートは、前記第１の領域の上方に部分的に配設され、かつ前記第１の領域から絶縁され、前記第２の浮遊ゲートは、前記第２の領域の上方に部分的に配設され、かつ前記第２の領域から絶縁される、請求項８に記載の方法。
  13. 前記ワード線ゲートと前記基板との間の絶縁体は、前記第１の浮遊ゲート及び前記第２の浮遊ゲートと前記基板との間の絶縁体より薄い、請求項８に記載の方法。
  14. 前記消去ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体は、前記ワード線ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体より薄い、請求項８に記載の方法。
  15. メモリセルを形成する方法であって、
    第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと、
    前記第１の絶縁層に第１の導電層を形成するステップと、
    前記第１の導電層に第２の絶縁層を形成するステップと、
    前記第２の絶縁層に第２の導電層を形成するステップと、
    前記第２の導電層に第３の絶縁層を形成するステップと、
    前記第２の導電層の第１の部分及び第２の部分をそれぞれの第１の結合ゲート及び第２の結合ゲートとして維持しながら、前記第２の導電層の部分を除去し、前記第１の導電層の第１の部分及び第２の部分をそれぞれの第１の浮遊ゲート及び第２の浮遊ゲートとして維持しながら、前記第１の導電層の部分を除去するステップと、
    前記基板の上方に垂直に配設され、かつ前記基板から絶縁され、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に横方向に配設されたワード線ゲートを形成するステップと、
    前記ワード線ゲートの上方に垂直に配設され、かつ前記ワード線ゲートから絶縁され、前記第１の結合ゲートと前記第２の結合ゲートとの間に横方向に配設された消去ゲートを形成するステップと、
    前記基板内に、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域を形成するステップであって、前記第１の領域は、前記第１の浮遊ゲートに隣接し、前記第２の領域は、前記第２の浮遊ゲートに隣接し、前記基板内の連続したチャネル領域は、前記第１の領域と前記第２の領域との間に延在する、形成するステップと、を含み、
    前記第１の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、
    前記第２の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、
    前記第１の結合ゲートは、前記第１の浮遊ゲートの上方に配設され、かつ前記第１の浮遊ゲートから絶縁され、
    前記第２の結合ゲートは、前記第２の浮遊ゲートの上方に配設され、かつ前記第２の浮遊ゲートから絶縁される、方法。
  16. 前記第２の導電層の部分を前記除去するステップの後に、かつ前記第１の導電層の部分を前記除去するステップの前に、
    前記第１の結合ゲート及び前記第２の結合ゲートの側壁に沿って複数の絶縁スペーサを形成するステップ、を更に含む、請求項１５に記載の方法。
  17. 前記消去ゲートを前記形成するステップの前に、
    前記第１の結合ゲート及び前記第２の結合ゲートの側壁に沿って前記複数の絶縁スペーサのうちの１つを除去するステップ、を更に含む、請求項１６に記載の方法。
  18. 前記消去ゲートは、前記第１の浮遊ゲートのエッジに面する第１のノッチ及び前記第２の浮遊ゲートのエッジに面する第２のノッチを含む、請求項１７に記載の方法。
  19. 前記ワード線ゲートは、前記第１の浮遊ゲート及び前記第２の浮遊ゲートに横方向に隣接して配設され、かつ前記第１の浮遊ゲート及び前記第２の浮遊ゲートから絶縁され、
    前記消去ゲートは、前記第１の結合ゲート及び前記第２の結合ゲートに横方向に隣接して配設され、かつ前記第１の結合ゲート及び前記第２の結合ゲートから絶縁される、請求項１５に記載の方法。
  20. 前記第１の浮遊ゲートは、前記第１の領域の上方に部分的に配設され、かつ前記第１の領域から絶縁され、前記第２の浮遊ゲートは、前記第２の領域の上方に部分的に配設され、かつ前記第２の領域から絶縁される、請求項１５に記載の方法。
  21. 前記ワード線ゲートと前記基板との間の絶縁体は、前記第１の浮遊ゲート及び前記第２の浮遊ゲートと前記基板との間の絶縁体より薄い、請求項１５に記載の方法。
  22. 前記消去ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体は、前記ワード線ゲートと前記第１の浮遊ゲート及び前記第２の浮遊ゲートとの間の絶縁体より薄い、請求項１５に記載の方法。
JP2023519475A 2020-09-30 2021-01-20 消去ゲートがワード線ゲートの上方に配設されたスプリットゲート２ビット不揮発性メモリセル及びその製造方法 Pending JP2023544018A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN202011056431.1A CN114335185A (zh) 2020-09-30 2020-09-30 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法
CN202011056431.1 2020-09-30
US17/152,696 US11315635B2 (en) 2020-09-30 2021-01-19 Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same
US17/152,696 2021-01-19
PCT/US2021/014246 WO2022071979A1 (en) 2020-09-30 2021-01-20 Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same

Publications (1)

Publication Number Publication Date
JP2023544018A true JP2023544018A (ja) 2023-10-19

Family

ID=80821795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023519475A Pending JP2023544018A (ja) 2020-09-30 2021-01-20 消去ゲートがワード線ゲートの上方に配設されたスプリットゲート２ビット不揮発性メモリセル及びその製造方法

Country Status (7)

Country Link
US (1) US11315635B2 (ja)
EP (1) EP4222743A1 (ja)
JP (1) JP2023544018A (ja)
KR (1) KR20230031334A (ja)
CN (1) CN114335185A (ja)
TW (1) TWI784724B (ja)
WO (1) WO2022071979A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335186A (zh) * 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2693308B1 (fr) 1992-07-03 1994-08-05 Commissariat Energie Atomique Memoire eeprom a triples grilles et son procede de fabrication.
JPH0883855A (ja) 1994-09-13 1996-03-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP3490390B2 (ja) * 2000-11-17 2004-01-26 松下電器産業株式会社 超音波探触子およびその製造方法
US6566682B2 (en) 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6894343B2 (en) 2001-05-18 2005-05-17 Sandisk Corporation Floating gate memory cells utilizing substrate trenches to scale down their size
US6605840B1 (en) 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6646914B1 (en) 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US20050012137A1 (en) 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US7101757B2 (en) 2003-07-30 2006-09-05 Promos Technologies, Inc. Nonvolatile memory cells with buried channel transistors
US7046552B2 (en) 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
GB2431999B (en) 2005-11-04 2008-01-16 Siemens Magnet Technology Ltd Switching circuit for controlling multiple heating elements
TW200802816A (en) 2006-06-27 2008-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method thereof
US7518912B2 (en) 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US7495958B2 (en) 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
WO2008083134A1 (en) 2006-12-28 2008-07-10 Sandisk Corporation Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US7800159B2 (en) 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US7701767B2 (en) 2008-07-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strap-contact scheme for compact array of memory cells
US8325521B2 (en) 2010-10-08 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and inhibited operation of flash memory with split gate
CN102637455A (zh) 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 存储器阵列
CN102969346B (zh) 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
US8647712B2 (en) 2012-04-17 2014-02-11 Xerox Corporation Method for manufacturing fuser members
US9018690B2 (en) 2012-09-28 2015-04-28 Silicon Storage Technology, Inc. Split-gate memory cell with substrate stressor region, and method of making same
US8669607B1 (en) 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6114534B2 (ja) 2012-11-07 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10312248B2 (en) 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
KR101996745B1 (ko) 2015-01-22 2019-07-04 실리콘 스토리지 테크놀로지 인크 고밀도 분리형 게이트 메모리 셀
CN106206588B (zh) 2015-04-30 2019-08-06 物联记忆体科技股份有限公司 非易失性存储器
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
CN107342288B (zh) 2016-04-29 2020-08-04 硅存储技术公司 分裂栅型双位非易失性存储器单元
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same

Also Published As

Publication number Publication date
US11315635B2 (en) 2022-04-26
WO2022071979A1 (en) 2022-04-07
EP4222743A1 (en) 2023-08-09
KR20230031334A (ko) 2023-03-07
TWI784724B (zh) 2022-11-21
US20220101920A1 (en) 2022-03-31
CN114335185A (zh) 2022-04-12
TW202215440A (zh) 2022-04-16

Similar Documents

Publication Publication Date Title
US7307308B2 (en) Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
US8928060B2 (en) Architecture to improve cell size for compact array of split gate flash cell
US7303964B2 (en) Self-aligned STI SONOS
US8148768B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US7291881B2 (en) Bit line structure and method of fabrication
US7452779B2 (en) Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices
EP3982394B1 (en) Split-gate, twin-bit non-volatile memory cell
WO2014172433A1 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
TW202005061A (zh) 具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法
CN112074958A (zh) 具有不同绝缘栅极氧化物的分裂栅闪存存储器单元及其形成方法
US7242054B2 (en) Nonvolatile memory devices
JP2005530336A (ja) フラッシュメモリセルおよびその製造方法
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
TWI778814B (zh) 具有設置在字線閘上方之抹除閘的分離閘非揮發性記憶體單元及其製造方法
KR20060062791A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20000057746A (ko) 스플릿 게이트 메모리 셀 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230523