JPH09504655A - 不揮発性側壁メモリセル及びその製造方法 - Google Patents

Abstract

(57)【要約】 不揮発性メモリセル及びこのようなセルのアレイを提供する。メモリセルは、シリコン基板でエッチされたシリコン柱の側壁上に製造した単一トランジスタフローティングゲートセルを含む。メモリセルを、ビットライン方向に延在する行及びワードライン方向に延在する列のアレイで配置する。著しく小さいセル及びアレイサイズを、ワードライン方向の柱及びビットラインの寸法をリソグラフィによって制限されるような最小ライン幅に制限することにより実現する。

Description

【発明の詳細な説明】 不揮発性側壁メモリセル及びその製造方法 一般に本発明は、シリコン基板にエッチされたシリコン柱の側壁上に形成され た不揮発性メモリ及びその製造方法に関するものである。垂直不揮発性メモリセ ル及びアレイは、日本国の特許要約Vol.16 Nr.297(E-1226)、1992年6月30日に公 開された特開平4-79369号公報に示されている。このメモリセルはシリコン柱の 頂部にドレイン領域を含む。このドレイン領域は、メモリアレイの他のセルに接 続するビットラインを接続するためのパッシベーション絶縁層にコンタクト開口 を含む。ドレインコンタクト開口の寸法はリソグラフィ工程の最小ライン幅とな る。コンタクト開口は全体的にシリコン柱の頂部表面上に存在する。したがって シリコン柱は、コンタクト開口の端部とシリコン柱の端部との間のレジストレー ション誤差と考えられるリソグラフィックに規定可能な最小の直径よりも大きい 必要がある。 さらに、通常エッチされた金属ラインであるビットラインは、ドレインコンタ クト開口の端部に重なり合って、下に存在するコンタクト領域を保護する必要が ある。このために、ビットラインの幅を規定可能な最小のライン幅より大きくす る必要がある。柱の頂部表面上に全体的に存在するビットラインコンタクト開口 が原因のこれらの要求のために、シリコン柱及び金属ビットラインに対するドレ インコンタクトレジストレーション誤差を回避することができる場合に実現され るセルサイズより大きなセルサイズとなる。 本発明の目的は、シリコン柱寸法及びビットライン寸法内にレジストレーショ ン誤差が含まれるのを回避するとともにリソグラフィックに規定可能な最小寸法 のライン幅とし、これにより著しく小さいセル及びアレイサイズを実現する側壁 不揮発性メモリセル及びこのようなセルのアレイを提供することである。 本発明の他の目的は、最小ライン幅のビットライン及び端部に重なり合うコン タクトを有するコンタクト部を形成するシリコン柱を形成するメモリセル及びこ のようなメモリセルのアレイを製造する方法を提供することである。 本発明の他の目的は、比較できるプレーナ装置の電流駆動の２倍より上の電流 駆動を有する不揮発性メモリセルを提供することである。 本発明の他の目的は、従来の密な不揮発性メモリセルで確認されるビットライ ンキャパシタンスより著しく小さいビットラインキャパシタンスを有する不揮発 性メモリセルを提供することである。 本発明の他の目的は、従来のプレーナ不揮発性セルに比べてセルサイズを大幅 に減少させる側壁不揮発性メモリセル及びこのようなセルのアレイを提供するこ とであり、これにより密なメモリアレイを提供する。 本発明の目的を、シリコン基板でエッチしたシリコン柱の側壁上に製造された 単一トランジスタフローティングゲートセルを用いて実現したメモリセルによっ て達成する。シリコン柱を完全に囲むフローティングポリシリコンゲートに電荷 を注入することによりデータが記憶される。柱の頂部に配置されたトランジスタ のドレイン及び柱基部に存在するソースに対して垂直方向に電流が流れる。適切 なプログラミング電圧が供給されるとホットエレクトロン注入によりフローティ ングゲートに電荷が注入される。絶縁層によってフローティングゲートから分離 された第２ポリシリコン層はフローティングゲートを囲むとともに制御ゲートと して作用する。 メモリセルをアレイ中で実現する場合、第２ポリシリコン層は、自己整列した ワードラインを形成する。これを、ワードライン方向のシリコン柱間の空所を最 小リソグラフィック寸法まで減少させることにより達成し、その結果フローティ ングゲートを囲む第２ポリシリコン層は互いに合併して単一ワードラインを形成 する。隣接するワードラインが分離した状態のままであるのを保証するために、 ビットライン方向沿いの柱間の空所をワードライン方向の最小空所よりやや大き くする。したがって、最適な厚さの第２ポリシリコン層により、ワードライン方 向の柱間のポリシリコンが合併するが、ポリシリコンはビットライン方向で分離 した状態のままである。次いで、第２ポリシリコンゲート材料を選択的に異方性 エッチングした後、分離した連続的なワードラインを創成する。 可能な最小のセルサイズを達成するために、シリコン柱の頂部に対するビット ラインコンタクト開口を柱の端部に重ね合わせうるようにする。平坦な絶縁層中 の連続的なトレンチをエッチングして所定のビットライン沿いの全ての柱の頂部 を露出することによりビットラインを形成する。このコンタクトトレンチ開口は 、シリコン柱と同様に最小サイズの幅を有する。次いで、被覆金属を堆積し、金 属をエッチバックしてコンタクトトレンチ内の金属のみをそのままにし、同時に 絶縁層の表面上に存在する金属を除去する。このようにして、金属ビットライン の幅を、最小ライン幅のコンタクトトレンチ幅によって決定する。 その結果得られるセル寸法は、最小サイズの柱及び最小サイズの柱間隔からな るワードライン方向の最小ピッチを有し、同時にビットライン方向では、柱は最 小サイズの幅と、最小間隔よりやや大きい柱間隔とを有する。したがって全体に 亘るセルサイズは最小ピッチの２乗よりやや大きい。これは通常のプレーナセル より著しく小さく、シリコン柱の頂部上に全体的に存在するコンタクト開口を有 する垂直セルに比べて大幅に改善される。 ソースを、全てのセルに共通の埋め込まれたｎ＋研磨面によって形成する。注 入工程を実行してソース領域及びドレイン領域を形成する。 本発明の他の目的及び利点は明細書から明らかである。 本発明はしたがって、複数の工程及び他のそれぞれに対する一つ又はそれ以上 のこのような工程の関係を具え、構成の特徴を用いる装置、このような工程を行 うのに適合した素子の組合せ及びパーツの配置、以下詳細に説明する実施の形態 の全て、及び本発明の範囲を請求の範囲に示す。 本発明のより完全な理解のために、添付図面を参照して以下説明する必要があ る。 図１は、本発明の好適な実施の形態による側壁不揮発性メモリセルの構成図で ある。 図２は、本発明の好適な実施の形態による側壁不揮発性メモリセルの斜視図で ある。 図３Ａは、本発明の好適な実施の形態による完全に囲まれた柱を有する囲むゲ ート側壁ＥＰＲＯＭアレイの平面図である。 図３Ｂは図３Ａの線Ａ−Ａ沿いの断面図である。 図４は、本発明の好適な実施の形態によるシリコン柱のエッチングエ程後のメ モリアレイを示す。 図５は、本発明の好適な実施の形態により、ゲート酸化物を成長させ、フロー ティングゲートを堆積し、側壁スペーサをエッチングし、かつ、ソース／ドレイ ン拡散及び研磨ラインを形成する工程後のメモリアレイを示す。 図６は、本発明の好適な実施の形態により、ゲート間絶縁層を成長させ、制御 ゲート材料を堆積し、かつ、エッチングしてワードラインを形成する工程後のメ モリアレイを示す。 図７は、ワードラインに接触するためにより大きな空所を設けるよう延在した 行方向の最終シリコン島を有するメモリアレイを示す。 図８は、アレイの同一端部上に全てのワードラインコンタクトを配置した後の メモリアレイを示す。 図９は、コンタクトトレンチをエッチングしてビットライン沿いの柱の頂部を 露出し、金属を堆積し、金属をエッチバックして隣接するビットラインコンタク トトレンチ間の金属を除去して平坦絶縁層を形成する工程後のメモリアレイを示 す。 本発明による側壁不揮発性メモリセル１０の複数の図を示す図１、３Ａ及び３ Ｂを参照する必要がある。メモリセル１０は、シリコン柱１４の側壁上に形成さ れたトランジスタ１２を含む。シリコン柱１４を完全に囲むフローティングゲー ト１６に電荷を注入することにより、データがセル１０に記憶される。トランジ スタ１２は、シリコン柱１４の頂部に位置したドレイン１８と、シリコン柱１４ の基部に位置したソース２０とを含む。フローティングゲート１６を、絶縁層１ ９によりドレイン１８から分離する。電流は、ドレイン１８からソース２０の垂 直方向に流れる。適切なプログラミング電圧が供給されるとホットエレクトロン 注入によりフローティングゲート１６に電荷が注入され、これにより、ワードラ インに供給される読出し電圧より上の装置のしきい値電圧が発生する。セル１０ は、ゲート間絶縁層２２によってフローティングゲート１６から分離された制御 ゲート２４も含む。 ここで、メモリセル１０のアレイ１００を示す図２も参照する必要がある。複 数のメモリセル１０を、ビットライン方向に延在する行及びワードライン方向に 延在する列のアレイで配置する。各セル１０の制御ゲート２４はワードラインと しても作用する。連続的なワードラインを、ワードライン方向のシリコン柱１４ 間の空所を最小にすることにより形成し、その結果シリコン柱１４を囲む制御ゲ ート２４をワードライン方向で合併する。ビットライン方向のシリコン柱１４間 の空所をワードライン方向に比べて僅かに大きくし、その結果柱を囲むワードラ インポリシリコンは、隣接するワードライン行の柱間で合併しない。ソース２０ は全てのセル１０によって共有され、アレイ１００の端部に位置する単一コンタ クトを有する蜂の巣形態で配置することができる。金属ビットライン２６は各セ ル１０のドレイン１８に接触して、自己整列したビットラインをアレイ１００に 対して形成する。ソース２０を、アレイ１００のセル１０のそれぞれに共通の埋 め込まれたｎ＋研磨面によって形成する。シリコン柱１４のワードライン方向の 寸法及びビットライン２６のワードライン方向の寸法は最小ライン幅に等しい。 ここで、図２に示すメモリセル１０のアレイ１００の製造方法を説明する図４ 〜９を参照する必要がある。最初は図４に示すように、複数のシリコン柱１４を 、異方性エッチングを用いてシリコン基板３０に形成する。エッチングは、柱１ ４の行間にワードライントレンチを形成するようにも作用する。図５は、最初に ゲート酸化物を成長させてアレイ１００上全体に亘って（図３に示すような）絶 縁層１９を形成した後ポリシリコンを堆積したアレイを示す。次いで、エッチを 行ってフローティングゲートを形成する。次いで、ｎ＋注入工程を行ってドレイ ン１８及びソース２０を形成する。 ここで、ゲート間絶縁層２２を成長させ、他のポリシリコン材料の層を堆積し 、エッチング処理して制御ゲート２４を形成する工程後のアレイ１００を示す図 ６を参照する必要がある。ワードライン方向のシリコン柱１４間の分離領域にゲ ート材料を完全に充填し、その結果制御ゲート２４が連続的になる。ワードライ ンコンタクト４０を、各行の最後のシリコン柱を延在させて接触すべき追加の空 所を設けることにより各制御ゲート２４の端部に形成する。これを図７に示す。 この点に側壁ゲートスタックを被覆するスペーサを形成して平坦酸化物の選択的 エッチングを許容することができる。これにより、シリコン柱１４の頂部を露出 してビットライン２６と接触させる際に必要とされるエッチング誤差が少なくな る。ワードラインコンタクト４０に、アレイ１００（図示せず）の頂部から底部 に交互に形成した接続部又はアレイ１００の同一の側に全て存在する接続部を形 成することができる。これを図８に示す。 ここで、ビットライン２６を形成した後のアレイ１００を示す図９を参照する 必要がある。平坦化する絶縁層をアレイ１００上全体に亘って堆積し、制御ゲー ト２４（図示せず）間の領域を充填するためにこれを平坦化する。二つのコンタ クトマスクを用いてアレイにコンタクトを形成する。ビットライン金属化を実行 する前に、第１コンタクトマスクを用いて、平坦化絶縁層からアレイ１００のソ ース及び各制御電極までのコンタクト切断部を形成する。プラグ技術を用いてコ ンタクトホールを充填する。第２コンタクトマスクを用いて平坦化絶縁層内のコ ンタクトトレンチをエッチングし、ビットラインに沿った柱の頂部を露出するこ とによりビットラインを形成する。次いで、金属を堆積するとともにエッチバッ クすることにより絶縁層表面上の金属が除去されるが、コンタクトトレンチ内の 金属は残ったままであり、これにより自己整列されたビットラインを形成する。 本発明は上記実施の形態に限定されるものではなく、幾多の変更及び変形が可 能であることは当業者には容易に理解することができる。

Claims (1)

1. 【特許請求の範囲】 １．ビットライン方向に延在する行及びワードライン方向に延在する列のアレイ で配置された複数の柱を含む第１導電タイプのシリコン基板中の不揮発性メモリ を形成するに当たり、 前記基板中に前記複数の柱を形成し、これにより前記ワードライン方向の各 柱の寸法を最小にし、前記柱のそれぞれを第１導電タイプとする工程と、 前記基板上に第１絶縁層を成長させる工程と、 前記絶縁層により前記柱から分離された各柱の回りにフローティングゲート を形成する工程と、 第２導電タイプの不純物を注入して、前記柱のそれぞれの頂部にドレイン領 域を形成し及び前記基板に単一ソース領域を形成する工程と、 前記基板上に第２絶縁層を成長させる工程と、 前記第２絶縁層により前記フローティングゲートから分離された各ワードラ イン行の各フローティングゲートの回りに連続的な制御ゲートを形成する工程と 、 前記最小ライン幅に等しい前記ワードライン方向の寸法を有する各行に対し てビットラインを形成し、前記ビットラインを前記行の各柱のドレイン領域に接 触させる工程とを具えることを特徴とする不揮発性メモリ形成方法。 ２．前記複数の柱を形成する工程は、前記基板中の異方性な前記柱のエッチング を含むことを特徴とする請求の範囲１記載の不揮発性メモリ形成方法。 ３．前記フローティングゲートを形成する工程は、前記絶縁層上の全体に亘って ポリシリコンを堆積した後前記堆積したポリシリコンをエッチングして前記柱の それぞれの回りに前記フローティングゲートを形成することを含むことを特徴と する請求の範囲１記載の不揮発性メモリ形成方法。 ４．前記柱の一つを列方向に延在させることにより各制御ゲートに対する制御ゲ ートコンタクトを形成する工程も含むことを特徴とする請求の範囲１記載の不揮 発性メモリ形成方法。 ５．前記ビットラインを形成する工程は、前記アレイ上の全体に亘って別の絶縁 層を堆積し、トレンチをエッチングして前記行方向の一つの前記柱の前記頂部を 露出し、前記アレイ上の全体に亘って金属を堆積し、かつ、前記金属をエッチバ ックして前記金属を前記トレンチにのみ残すようにしたことを含むことを特徴と する請求の範囲１記載の不揮発性メモリ形成方法。 ６．シリコン基板上に形成された不揮発性メモリであって、 この不揮発性メモリは、ビットライン方向に延在する行及びワードライン方 向に延在する列のアレイに配置した複数のメモリセルを具え、前記メモリセルの それぞれは、前記シリコン基板に形成されたシリコン柱と、前記柱の頂部側に形 成されたドレイン領域と、第１絶縁層により前記柱から分離された前記柱を囲む フローティングゲートと、前記フローティングゲートを囲む第２絶縁層と、前記 第２絶縁層を囲む制御ゲートとを含み、 前記制御ゲートのそれぞれを一体に形成して各列に対する単一ワードライン を形成し、 前記ビットライン方向に延在する行の各メモリセルの前記ドレイン領域のそ れぞれにビットラインを結合し、前記ワードライン方向の前記ビットライン及び 前記柱の前記寸法を最小ライン幅に等しくしたことを特徴とする不揮発性メモリ 。 ７．前記基板に形成したソース領域も含み、前記ソース領域を前記メモリセルの それぞれで共有するようにしたことを特徴とする請求の範囲６記載の不揮発性メ モリ。 ８．列の連続的な柱間の距離を前記最小ライン幅としたことを特徴とする請求の 範囲６記載の不揮発性メモリ。 ９．前記ビットライン方向の前記柱の一つの寸法を前記最小ライン幅としたこと を特徴とする請求の範囲８記載の不揮発性メモリ。 １０．前記ビットライン方向の連続的な柱間の距離を前記最小ライン幅より大き くしたことを特徴とする請求の範囲９記載の不揮発性メモリ。