EP0886884A1 - Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren - Google Patents

Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren

Info

Publication number
EP0886884A1
EP0886884A1 EP97915321A EP97915321A EP0886884A1 EP 0886884 A1 EP0886884 A1 EP 0886884A1 EP 97915321 A EP97915321 A EP 97915321A EP 97915321 A EP97915321 A EP 97915321A EP 0886884 A1 EP0886884 A1 EP 0886884A1
Authority
EP
European Patent Office
Prior art keywords
trenches
doped
main surface
flanks
strip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP97915321A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Josef Willer
Wolfgang Krautschneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0886884A1 publication Critical patent/EP0886884A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices
    • H10B20/27ROM only
    • H10B20/40ROM only having the source region and drain region on different levels, e.g. vertical channel

Abstract

In einer Speicherzellenanordnung, die als Speicherzellen vertikale MOS-Transistoren umfaßt, wird die Information durch unterschiedliche Einsatzspannungen der Transistoren gespeichert. Dazu werden für einen Informationszustand durch gewinkelte Implantation oder Ausdiffusion im oberen Bereich des Kanalbereichs Dotierstoffgebiete gebildet. Der untere Bereich des Kanalbereichs wird dabei durch einen Ätzrest (9') abgedeckt, der durch eine maskierte Spacerätzung gebildet wird. Die Anordnung ist mit einem Flächenbedarf pro Speicherzelle von 2 F2 (F: minimale Strukturgröße) herstellbar.

Description

Beschreibung
SPEICHERZELLENANORDNUNG MIT VERTIKALEN MOS-TRANSISTOREN UND DEREN HERSTELLUNGSVERFAHREN
Zur Abspeicherung großer Datenmengen, zum Beispiel für DV- Anwendungen oder zur digitalen Abspeicherung von Musik oder Bildern, werden derzeit hauptsachlich Speichersysteme mit me¬ chanisch bewegten Teilen wie zum Beispiel Festplattenspei¬ cher, Floppy-Discs oder Kompaktdiscs verwendet. Die bewegten Teile sind mechanischem Verschleiß unterworfen. Ferner benö¬ tigen sie vergleichsweise viel Volumen und erlauben nur einen langsamen Datenzugriff. Da sie darüber hinaus erschütterungs- und lageempfindlich sind und einen vergleichsweise hohen Energieverbrauch zu ihrem Betrieb haben, sind diese Speicher- Systeme in mobilen Systemen nur begrenzt einsetzbar.
Zur Speicherung kleinerer Datenmengen sind Festwertspeicher auf Halbleiterbasis bekannt. Vielfach werden diese als plane¬ re integrierte Siliziumschaltung realisiert, in der als Spei- cherzellen MOS-Transistoren verwendet werden. Die Transisto¬ ren werden über die Gateelektrode, die mit der Wortleitung verbunden ist, ausgewählt. Der Eingang des MOS-Transistors ist mit einer Referenzleitung verbunden, der Ausgang mit ei¬ ner Bitleitung. Beim Lesevorgang wird bewertet, ob ein Strom durch den Transistor fließt oder nicht. Entsprechend werden die logischen Werte Null und Eins zugeordnet. Technisch wird die Speicherung von Null und Eins dadurch bewirkt, daß in Speicherzellen, in denen der dem Zustand »kein Stromfluß durch den Transistor" zugeordnete logische Wert gespeichert ist, kein MOS-Transistor hergestellt wird oder keine leitende Verbindung zur Bitleitung realisiert wird. Alternativ können für die beiden logischen Werte MOS-Transistoren realisiert werden, die durch unterschiedliche Dotierstoffkonzentrationen im Kanalgebiet unterschiedliche Einsatzspannungen aufweisen.
Diese Speicher auf Halbleiterbasis erlauben einen wahlfreien Zugriff auf die gespeicherte Information. Die zum Lesen der Information erforderliche elektrische Leistung ist deutlich kleiner als bei den erwähnten Speichersystemen mit mechanisch bewegten Teilen. Da keine bewegten Teile erforderlich sind, entfällt hier auch der mechanische Verschleiß und die E p- findlichkeit gegenüber Erschütterungen. Speicher auf Halblei¬ terbasis sind daher auch für mobile Systeme einsetzbar.
Die beschriebenen Siliziumspeicher weisen meist einen plana- ren Aufbau auf. Damit wird pro Speicherzelle ein minimaler Flächenbedarf erforderlich, der im günstigsten Fall bei 4 F^ liegt, wobei F die in der jeweiligen Technologie kleinste herstellbare Strukturgröße ist.
Aus DE 42 14 923 AI ist eine Festwertspeicherzellenanordnung bekannt, deren Speicherzellen MOS-Transistoren umfassen. Die¬ se MOS-Transistoren sind entlang von Gräben so angeordnet, daß ein Sourcegebiet an den Boden des Grabens angrenzt, ein Draingebiet an die Oberfläche des Substrats angrenzt und ein Kanalgebiet sowohl vertikal zur Oberfläche des Substrats als auch parallel zur Oberfläche des Substrats an Flanke und Bo¬ den des Grabens angrenzt. Die Oberfläche des Kanalgebietes ist mit einem Gatedielektrikum versehen. Die Gateelektrode ist als Flankenbedeckung (Spacer) ausgebildet. Die logischen Werte Null und Eins werden durch unterschiedliche Einsatz- Spannungen, die durch Kanalimplantation bewirkt werden, un¬ terschieden. Bei der Kanalimplantation treffen die implantie¬ renden Ionen unter einem solchen Winkel auf die Oberfläche des jeweiligen Grabens, das durch Abschattungseffekte der ge¬ genüberliegenden Flanke gezielt nur entlang einer Flanke i - plantiert wird. Die Wortleitungen verlaufen in dieser Spei¬ cherzellenanordnung als Spacer entlang den Flanken der Grä¬ ben.
Aus JP-OS 4-226071 ist eine weitere Speicherzellenanordnung bekannt, die als Speicherzellen an den Flanken von Gräben an¬ geordnete vertikale MOS-Transistoren umfaßt. Dabei verlaufen am Boden von Gräben und zwischen benachbarten Gräben Diffusi- onsgebiete, die jeweils die Source/Drain-Gebiete der vertika¬ len MOS-Transistoren bilden. Die Wortleitungen, die die Ga¬ teelektroden der vertikalen MOS-Transistoren umfassen, ver¬ laufen senkrecht zu den Gräben. Die Einsatzspannung der ver- tikalen MOS-Transistoren wird durch eine gewinkelte Implanta¬ tion eingestellt.
Aus US-PS 4 663 644 ist eine Speicherzellenanordnung bekannt, die als Speicherzellen vertikale MOS-Transistoren umfaßt. Diese vertikalen MOS-Transistoren sind jeweils an den Flanken von Gräben angeordnet. Die Wortleitungen, die jeweils die Ga¬ teelektroden der vertikalen MOS-Transistoren umfassen, sind in den Gräben angeordnet. In jedem Graben sind zwei Wortlei¬ tungen angeordnet. Die Bitleitungen sind als Leiterbahnen auf der Oberfläche des Substrats realisiert. Der Kontakt zwischen den Bitleitungen und den jeweiligen Source/Drain-Gebieten, die an die Oberfläche des Substrats angrenzen, ist über ein Kontaktloch realisiert. Die Source/Drain-Gebiete, die an den Boden der Gräben angrenzen, sind als durchgehende dotierte Schicht realisiert und werden auf Referenzpotential gelegt. In dieser Speicherzellenanordnung wird die Information in Form unterschiedlich hoher Einsatzspannungen der MOS- Transistoren gespeichert. Die unterschiedlichen Einsatzspan¬ nungen werden durch unterschiedliche Dotierstoffkonzentratio- nen im Kanalgebiet der MOS-Transistoren realisiert. Zur Bil¬ dung einer erhöhten Dotierstoffkonzentration im Kanalgebiet wird eine dotierte Schicht abgeschieden und so strukturiert, daß Flanken, in denen erhöhte Dotierstoffkonzentrationen ge¬ bildet werden sollen, von der strukturierten Dotierstoff- schicht bedeckt bleiben. Durch Ausdiffusion aus der struktu¬ rierten Dotierstoffschicht werden die Kanalbereiche mit er¬ höhter Dotierstoffkonzentration gebildet.
Der Erfindung liegt das Problem zugrunde, eine Speicherzel- lenanordnung auf Halbleiterbasis anzugeben, bei der eine er¬ höhte Speicherdichte erzielt wird und die mit wenigen Her¬ stellungsschritten und hoher Ausbeute herstellbar ist. Des- weiteren soll ein Verfahren zur Herstellung einer solchen Speicherzellenanordnung angegeben werden.
Dieses Problem wird erfindungsgemäß gelöst durch eine Spei- cherzellenanordnung nach Anspruch 1 sowie ein Verfahren zu deren Herstellung nach Anspruch 3. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
In der erfindungsgemäßen Speicherzellenanordnung sind in ei- nem Substrat Speicherzellen vorgesehen, die jeweils einen zur Hauptfläche vertikalen MOS-Transistor umfassen. Als Substrat wird vorzugsweise ein Substrat aus monokristallinem Silizium oder die Siliziumschicht eines SOI-Substrats verwendet. Die vertikalen MOS-Transistoren weisen je nach gespeicherter In- formation unterschiedliche Einsatzspannungen auf.
Zum Auslesen der Information werden die MOS-Transistoren mit einem Spannungspegel angesteuert, bei dem die MOS- Transistoren mit geringerer Einsatzspannung leiten und die mit höherer Einsatzspannung nicht leiten.
In dem Substrat sind streifenförmige, im wesentlichen paral¬ lel verlaufende Gräben vorgesehen. Am Boden der Gräben und an der Hauptfläche zwischen benachbarten Gräben sind streifen- förmige dotierte Gebiete angeordnet, die von einem zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp dotiert sind. An den Flanken der Gräben sind jeweils Gatedielektrika ange¬ ordnet. Es sind Wortleitungen vorgesehen, die quer zu den Gräben verlaufen und die im Bereich der Flanken der Gräben Gateelektroden für die vertikalen MOS-Transistoren umfassen. Die vertikalen MOS-Transistoren werden jeweils aus zwei an dieselbe Flanke eines der Gräben angrenzenden streifenförmi- gen dotierten Gebiete, die als Source/Drain-Gebiet wirken, die dazwischen angeordnete Flanke des Grabens, das Gatedie- lektrikum und den darüber angeordneten Teil einer der Wort- leitungen gebildet. Die streifenförmigen dotierten Gebiete werden im Betrieb der Speicherzellenanordnung als Bit- bzw. Referenzleitung verwendet.
Zur Realisierung der unterschiedlichen Schwellenspannungen weisen Speicherzellen, in denen eine vorbestimmte Information gespeichert ist, im oberen Bereich der Flanke des Grabens ein Dotierstoffgebiet auf, dessen Ausdehnung senkrecht zur Hauptfläche geringer als die Tiefe der Gräben ist. Die Do¬ tierstoffgebiete werden vorzugsweise von demselben Leitfähig- keitstyp wie die Kanalbereiche jedoch mit erhöhter Dotier- stoffkonzentration dotiert. In diesem Fall steigt die Ein¬ satzspannung an. Sie können auch vom entgegengesetzten Leit¬ fähigkeitstyp dotiert werden, hier sinkt dann die Einsatz¬ spannung.
Die Erfindung macht sich dabei die Erkenntnis zunutze, daß die Einsatzspannung eines MOS-Transistors auch durch eine lo¬ kal inhomogene Dotierstoffkonzentration im Kanalbereich ein¬ stellbar ist. Die Teile des Dotierstoffgebietes und dessen genaue Justierung bezüglich der zugehörigen Wortleitung sind damit unkritisch.
Soll die Speicherzellenanordnung im Sinne einer Mehrwertlogik eingesetzt werden, so liegt es im Rahmen der Erfindung, daß die vertikalen MOS-Transistoren mehr als zwei unterschiedli¬ che Einsatzspannungen aufweisen. In diesem Fall werden die Dotierstoffgebiete mit unterschiedlichen Dotierstoffkonzen¬ trationen in den Flanken realisiert.
Vorzugsweise wird der Abstand zwischen benachbarten Gräben so gewählt, daß er im wesentlichen gleich der Breite der Gräben ist. Der Abstand zwischen benachbarten Wortleitungen wird ebenfalls gleich der Breite der Wortleitungen gewählt. Wird die Breite der Gräben und die Breite der Wortleitungen ent- sprechend der minimalen Strukturbreite F in der jeweiligen
Technologie gewählt, so ergibt sich für die Speicherzelle ein Platzbedarf von 2 F2. Legt man eine minimale Strukturbreite von F = 0,4 um zugrunde, so wird in der Speicherzellenanord¬ nung eine Speicherdichte von etwa 3,1 Bit/um2 erzielt.
Zur Herstellung der erfindungsgemäßen Speicherzellenanordnung werden vorzugsweise in einer Hauptfläche eines Substrats streifenförmige Gräben gebildet, die im wesentlichen.parallel verlaufen. Am Boden der Gräben und an der Hauptfläche zwi¬ schen benachbarten Gräben werden streifenförmige dotierte Ge¬ biete gebildet, die von einem zweiten, zum ersten entgegenge- setzten Leitfähigkeitstyp dotiert sind. Anschließend wird ei¬ ne Maskenschicht aufgebracht, die eine im wesentlichen kon¬ forme Kantenbedeckung aufweist. Auf der Maskenschicht wird eine Maske, zum Beispiel aus Photolack, erzeugt, die Öffnun¬ gen aufweist. Die Maskenschicht wird unter Verwendung der Maske so strukturiert, daß im Bereich der Öffnungen die
Hauptfläche und die Oberfläche an den Böden der Gräben frei¬ gelegt wird. Die Flanken von Gräben im Bereich der Öffnungen werden dagegen nur teilweise freigelegt, so daß an diesen Flanken im unteren Bereich der Gräben ein Rest der Masken- schicht verbleibt.
Anschließend werden in den freigelegten Flankenteilen Dotier¬ stoffgebiete erzeugt. Nach Entfernen der strukturierten Mas¬ kenschicht wird an den Flanken der Gräben ein Gatedielektri- kum gebildet. Schließlich werden Wortleitungen gebildet, die quer zu den Gräben verlaufen.
Die Gräben werden vorzugsweise durch anisotropes Ätzen unter Verwendung einer Grabenmaske gebildet.
Die streifenförmigen dotierten Gebiete am Boden der Gräben und an der Hauptfläche zwischen benachbarten Gräben werden vorzugsweise durch eine Implantation nach der Grabenbildung und nach Entfernen der Grabenmaske erzeugt. Dabei ist es vor- teilhaft, die Flanken der Gräben vor der Implantation mit
Spacern zu versehen, die bei der Implantation maskierend wir¬ ken. Diese Spacer werden anschließend entfernt. Die Bildung der Gräben und der streifenförmigen dotierten Gebiete erfor¬ dert nur eine Maske.
Alternativ können die streifenförmigen dotierten Gebiete da- durch hergestellt werden, daß vor der Bildung der Gräben ein dotierter Bereich an der Hauptfläche erzeugt wird, der das gesamte Speicherzellenfeld überdeckt. Bei der Öffnung der Gräben wird dieser dotierte Bereich in die streifenförmigen dotierten Gebiete an der Hauptfläche unterteilt. Die strei- fenförmigen dotierten Gebiete am Boden der Gräben werden nach der Öffnung der Gräben durch Ionenimplantation erzeugt. Bei Verwendung einer Graben aske ist es dabei vorteilhaft, diese bei der Implantation als Maske auf der Hauptfläche zu belas¬ sen.
Die Strukturierung der Maskenschicht erfolgt vorzugsweise durch anistropes Ätzen. Die Strukturierung der Maskenschicht kann jedoch auch durch kombiniertes isotropes und anisotropes Ätzen erfolgen. Das Ätzen erfolgt selektiv zu dem Substrat.
In dem erfindungsgemäßen Verfahren werden zwar die Hauptflä¬ che und die Böden der Gräben im Bereich der Öffnungen freige¬ legt. Da jedoch an den Flanken der Gräben ein Rest der Mas¬ kenschicht verbleibt, wird der Ätzangriff auf die freigelegte Hauptfläche und die freigelegten Böden der Gräben, der wegen der endlichen Selektivität der Ätzung unvermeidlich ist, re¬ duziert.
Da die Einsatzspannung lediglich von der Dotierstoffkonzen- tration im Kanalbereich abhängt, sind sowohl die exakte Tiefe des Dotierstoffgebietes als auch dessen seitliche Justierung in bezug auf die Anordnung der Gateelektroden unkritisch.
Die Dotierstoffgebiete werden in den freigelegten Flankentei- len vorzugsweise durch eine gewinkelte Implantation gebildet. Die Implantation erfolgt vorzugsweise mit einem Neigungswin¬ kel im Bereich zwischen 20° und 30° gegen die Normale der Hauptfläche. Derartige Neigungswinkel sind in vielen Implan¬ tationsanlagen zur Vermeidung des Channeling-Effekts stan¬ dardmäßig vorgesehen.
Alternativ werden die Dotierstoffgebiete durch Ausdiffusion aus einer dotierten Schicht erzeugt. Die dotierte Schicht wird ganzflächig oberhalb der strukturierten Maskenschicht aufgebracht. Die dotierte Schicht wird vorzugsweise aus do¬ tiertem Glas, dotiertem Polysilizium oder dotiertem amorphem Silizium gebildet. Die Verwendung von dotiertem Glas hat den Vorteil, daß die dotierte Schicht in diesem Fall selektiv zum Substrat entfernt werden kann.
Die Einführung der Maskenschicht in den erfindungsgemäßen Prozeß führt zu folgenden Vorteilen:
- Es wird nur eine Maske zur Programmierung der Speicherzel- lenanordnung benötigt. Im Gegensatz dazu werden in den aus DE 42 14 923 AI und JP-OS 4-22 60 71 bekannten Speicherzel- lenanordnungen jeweils zwei Masken zur Programmierung benö¬ tigt.
- Nach der Strukturierung der Maskenschicht kann die zur Strukturierung verwendete Maske entfernt werden, um bei der nachfolgenden Implantation eine Abschattung durch die Maske zu vermeiden. Damit ist das erfindungsgemäße Verfahren auch bei Grabenweiten anwendbar, die deutlich kleiner sein kön¬ nen als in der aus DE 42 14 923 AI bekannten Speicherzel¬ lenanordnung.
- Wird die Maske zur Strukturierung der Maskenschicht aus Photolack gebildet, so muß der Photolack bei der Belichtung zur Programmierung nicht bis auf den Boden des Grabens durchbelichtet werden. Damit können in dem erfindungsgemä- ßen Verfahren auch moderne Belichtungsstepper verwendet werden, die eine Fokustiefe von < 0,5 um aufweisen. Da die Maskenschicht am Boden des Grabens nicht unbedingt entfernt werden muß, kann in dem erfindungsgemäßen Verfahren am Gra¬ benboden unbelichteter Photolack verbleiben. Damit werden Belichtungsprobleme über die volle Topologie des Grabens vermieden.
- Bei Bildung der Dotierstoffgebiete durch Ausdiffusion aus einer dotierten Schicht wird diese im Gegensatz zu dem aus US-PS 4 663 644 bekannten Verfahren nicht strukturiert. Da¬ mit werden Probleme, die bei der Strukturierung über die Topologie des Grabens auftreten, vermieden.
Im folgenden wird die Erfindung anhand eines Ausführungsbei- spiels und der Figuren näher erläutert.
Figur 1 zeigt ein Substrat mit einer von einem ersten Leitfä¬ higkeitstyp dotierten Wanne.
Figur 2 zeigt das Substrat nach der Ätzung von streifenförmi- gen Gräben.
Figur 3 zeigt das Substrat nach der Bildung streifenförmiger dotierter Gebiete an den Böden der Gräben und zwi¬ schen benachbarten Gräben an der Hauptfläche.
Figur 4 zeigt das Substrat nach dem Aufbringen einer Masken¬ schicht und der Bildung einer Maske.
Figur 5 zeigt das Substrat nach Strukturierung der Masken¬ schicht.
Figur 6 zeigt das Substrat nach dem Aufbringen einer dotier¬ ten Schicht.
Figur 7 zeigt das Substrat nach der Bildung von Dotierstoff- gebieten in den Flanken der Gräben und nach Bildung von quer zu den Gräben verlaufenden Wortleitungen. Figur 8 zeigt eine Aufsicht auf das Substrat nach Bildung der Wortleitungen.
Die Darstellungen in den Figuren sind nicht maßstäblich.
In einem Substrat 1 aus zum Beispiel p-dotiertem monokri¬ stallinem Silizium mit einer Dotierstoffkonzentration von 5 x lθl5 cm"3 wird in einer Hauptfläche 2 durch Implantation und anschließendes Tempern eine p-dotierte Wanne 3 mit einer Do- tierstoffkonzentration von 2 x 10-*-7 cm~^ erzeugt (siehe Figur 1) . Bei der Implantation der p-dotierten Wanne 3 wird ein Streuoxid in einer Dicke von zum Beispiel 50 nm (nicht darge¬ stellt) verwendet, das nach dem Eintreiben der p-dotierten Wanne 3 mit 180 keV, 7 x 10^2 cm~2 wieder entfernt wird. Die p-dotierte Wanne 3 erstreckt sich mindestens über einen Be¬ reich für ein Zellenfeld.
Auf der Hauptfläche 2 wird eine Siθ2"Schicht in einer Schichtdicke von zum Beispiel 300 nm zum Beispiel in einem TEOS-Verfahren abgeschieden. Mit Hilfe photolithographischer Prozeßschritte wird die Siθ2-Schicht strukturiert, wobei eine Grabenmaske 4 gebildet wird. Die Graben aske 4 weist strei- fenförmige Öffnungen auf, die im wesentlichen parallel ver¬ laufen. Die streifenförmigen Öffnungen in der Grabenmaske 4 weisen eine Breite von zum Beispiel 0,4 um, eine Länge von zum Beispiel 125 μm und einen Abstand von 0,4 μm auf.
Unter Verwendung der Grabenmaske 4 als Ätzmaske werden in ei¬ nem anisotropen Ätzprozeß zum Beispiel mit HBr, He, O2, NF3 in die Hauptflache 2 des Substrats 1 Gräben 5 geätzt. Die
Gräben 5 weisen entsprechend den Öffnungen der Grabenmaske 4 parallel zur Hauptfläche 2 einen streifenförmigen Querschnitt auf. Sie weisen eine Weite von zum Beispiel 0,4 μm, eine Län¬ ge von zum Beispiel 125 μm und einen Abstand von zum Beispiel 0,4 μm auf. Die Tiefe der Gräben beträgt zum Beispiel 0,6 μm (siehe Figur 2) . Es werden zum Beispiel 32 parallele Gräben 5 gebildet. Anschließend wird die Grabenmaske 4 mit zum Beispiel HF-Dip abgelöst. Um die Qualität der Kristalloberflächen zu verbes¬ sern, wird durch thermische Oxidation eine Siθ2-Schicht 6 (sogenanntes sacrificial oxide) in einer Dicke von zum Bei¬ spiel 20 nm erzeugt (siehe Figur 3) . Durch konforme Abschei¬ dung zum Beispiel in einem TEOS-Verfahren einer Siθ2-Schicht in einer Schichtdicke von zum Beispiel 60 nm und anschließen¬ des anisotropes Trockenätzen mit CHF3, O2 werden an senkrech- ten Flanken der Gräben 5 Siθ2-Spacer 7 erzeugt (siehe Figur 3) . Anschließend wird ein dünnes Streuoxid in einem TEOS- Verfahren abgeschieden (nicht dargestellt) . Durch Implantati¬ on senkrecht zur Hauptfläche 2 mit As mit einer Dosis von 5 x 10^5 cm~2 und einer Energie von 80 keV und einen anschließen- den Temperschritt zur Dotierstoffaktivierung werden am Boden der Gräben 5 und an der Hauptfläche 2 zwischen benachbarten Gräben 5 n+-dotierte, streifenförmige Gebiete 8 gebildet. In den streifenförmigen, dotierten Gebieten 8 wird eine Dotier¬ stoffkonzentration von zum Beispiel 10^1 cm~3 eingestellt. Bei der Implantation wirkt die Siθ2-Schicht 6 als Streuoxid.
Anschließend werden die Siθ2-Spacer 7 und die Siθ2-Schicht 6 zum Beispiel durch naßchemisches Ätzen mit HF-Dip entfernt. Es wird eine Maskenschicht 9 mit im wesentlichen konformer Kantenbedeckung zum Beispiel in einem TEOS-Verfahren aus Siθ2 abgeschieden. Die Maskenschicht 9 wird in einer Schichtdicke von 60 bis 80 nm abgeschieden (siehe Figur 4) .
Anschließend wird eine Maske 10 zum Beispiel aus Photolack unter Verwendung photolithographischer Prozeßschritte gebil¬ det. Die Maske 10 weist im Zellenfeld Öffnungen 11 auf. Der Bereich außerhalb des Zellenfeldes, in dem zum Beispiel eine Peripherie für die Speicherzellenanordnung gebildet wird, wird von der Maske 10 abgedeckt. Die Öffnungen 11 werden so justiert, daß sie jeweils mindestens eine Flanke der Gräben 5 überlappen. Die Abmessungen der Öffnungen 11 parallel zur Hauptfläche 2 entsprechen jeweils der Weite der Gräben 5. Größere Abmessungen der Öffnungen 11 kommen durch das Zusam¬ menfallen benachbarter Öffnungen zustande. Die Maske 10 wird so justiert, daß die Öffnungen 11 jeweils überlappend zu den Flanken der Gräben 5 angeordnet sind. Werden die Gräben 5 mit einer Weite entsprechend der in der jeweiligen Technologie minimal herstellbaren Strukturgröße F von zum Beispiel 0,4 um gebildet, so weisen die Öffnungen 11 ebenfalls minimale Ab¬ messungen von F x F auf. Bei der Justierung der Maske 10 wird in diesem Fall ausgenutzt, daß die Justiergenauigkeit jeweils größer ist als die in der jeweiligen Technologie kleinste herstellbare Strukturgröße F. In einer 0,4 um-Technologie be¬ trägt die Justiergenauigkeit beispielsweise F/2 bis F/3.
In einem anisotropen Ätzverfahren zum Beispiel mit HBr, CI2, He wird die Maskenschicht 9 strukturiert. Die Maske 10 wirkt dabei als Ätzmaske. Dabei verbleiben im Bereich der Öffnungen 11 an den Flanken der Gräben 5 Ätzreste 9'. Im Bereich der Öffnungen 11 wird die Siliziumoberfläche an den Böden der Gräben 5 und an der Hauptfläche 2 zwischen benachbarten Grä- ben 5 freigelegt. Unter der Maske 10 wird die Maskenschicht 9 dagegen nicht angegriffen.
Die Strukturierung der Maskenschicht 9 erfolgt zwar in einem zu Silizium selektiven Ätzverfahren. Wegen der begrenzten Se- lektivitat kommt es jedoch dennoch zu einem Ätzangriff auf die freigelegten Oberflächen aus Silizium. Da an den Flanken der Gräben 5 die Ätzreste 9' verbleiben, wird der aufgrund der endlichen Selektivität unvermeidbare Ätzangriff auf die freigelegten Siliziumoberflächen reduziert.
Die Höhe der Ätzreste 9' ist geringer, als es der Tiefe der an der Hauptfläche 2 angeordneten streifenförmigen, dotierten Gebiete 8 entspricht. Die Höhe der Ätzreste 9' beträgt zum Beispiel 300 nm. Die exakte Höhe der Ätzreste 9' ist dabei unkritisch, solange ein Teil der Grabenwand unterhalb des an die Grabenwand angrenzenden streifenförmigen dotierten Gebie¬ tes 8 freigelegt wird. Von der Maske 10 freigelegte Teile der Maskenschicht 9 am Bo¬ den der Gräben 5 werden bei der Strukturierung der Masken¬ schicht 9 entfernt. Für den Fall, daß bei der Bildung der Maske 10 aus Photolack der Photolack nicht bis zum Boden der Gräben 5 durchbelichtet worden ist, ist die Maskenschicht 9 am Boden der Gräben 5 von unbelichtete Photolack bedeckt. In diesem Fall wird die Maskenschicht 9 bei dem anisotropen Ät¬ zen am Boden der Gräben 5 nicht angegriffen und der Boden der Gräben 5 bleibt von der Maskenschicht 9 bedeckt. Dieses ist für den weiteren Ablauf des erfindungsgemäßen Verfahrens un¬ kritisch. Nach der Strukturierung der Maskenschicht 9, 9' wird die Maske 10 entfernt (siehe Figur 5) .
Anschließend wird ein dünnes Streuoxid (ca. 10 nm) mit einem TEOS-Verfahren abgeschieden (nicht dargestellt) .
Anschließend werden zwei gewinkelte Implantationen mit Bor mit einer Dosis von 10^3 c ~2 bis 5 x 10^- cm~2 und einer Energie von 60 keV durchgeführt. Dabei beträgt der Neigungs¬ winkel gegen die Normale der Hauptfläche 2 20° bis 30°, und - 20° bis - 30°. Dabei werden in den freiliegenden Flanken der Gräben 5 oberhalb der Ätzreste 9' Dotierstoffgebiete 12 gebildet (siehe Figur 7) . In den Dotierstoffgebieten 12 wird eine Dotierstoffkonzentration von einigen 1017 cm~3, vorzugs¬ weise 8 x 10^7 cm~3f eingestellt. Da die Dotierung in den streifenförmigen dotierten Gebieten 8 10^1 cm"3 beträgt, kann die Implantation von Bor in diesem Bereich toleriert werden. Für den Fall, daß bei der Bildung der Maske 10 am Boden der Gräben 5 unbelichteter Photolack verblieben ist und die Böden der Gräben 5 mit der Maskenschicht 9 bedeckt sind, erfolgt keine Implantation von Bor in die am Boden der Gräben 5 ange¬ ordneten streifenförmigen dotierten Gebiete 8. Die Bildung der Dotierstoffgebiete 12 in den freiliegenden Flanken der Gräben 5 ist davon nicht beeinträchtigt. Alternativ werden die Dotierstoffgebiete 12 in den Flanken der Gräben 5 durch Ausdiffusion aus einer dotierten Schicht 13 gebildet. Dazu wird nach Entfernen der Maske 10 ganzflä¬ chig die dotierte Schicht 13 zum Beispiel aus Borsilikatglas in einer Schichtdicke von 50 nm abgeschieden (siehe Figur 6) . In einem Temperschritt bei zum Beispiel 900° werden die Do¬ tierstoffgebiete 12 durch Ausdiffusion erzeugt. Anschließend wird die dotierte Schicht 13 zum Beispiel mit HF-Dip ent¬ fernt.
Durch naßchemisches Ätzen mit HF werden anschließend die strukturierte Maskenschicht 9 und die Ätzreste 9' entfernt (siehe Figur 7) . Es wird ein Gatedielektrikum 14 zum Beispiel durch thermische Oxidation in einer Schichtdicke von zum Bei- spiel 10 nm erzeugt. Anschließend wird ganzflächig eine n+- dotierte Polysiliziumschicht in einer Schichtdicke von 400 nm aufgebracht. Dieses erfolgt vorzugsweise durch in situ do¬ tiertes Abscheiden von Polysilizium. Alternativ wird die Po¬ lysiliziumschicht undotiert abgeschieden und anschließend durch Belegung mit einer POCL-Schicht (POCL steht für PCI3: Phosphor-Chlorid-Gas) dotiert. Mit Hilfe photolithographi¬ scher Prozeßschritte wird die dotierte Polysiliziumschicht durch anisotropes Ätzen strukturiert. Dabei entstehen Wort¬ leitungen 15, die quer zu den Gräben 5 verlaufen (siehe Figur 7 und Figur 8) . Die Wortleitungen 15 weisen eine Breite von zum Beispiel F = 0,4 μm auf. Der Abstand zwischen benachbar¬ ten Wortleitungen 15 beträgt ebenfalls F.
Die vertikalen MOS-Transistoren werden jeweils aus zwei streifenförmigen dotierten Gebieten 8, die an dieselbe Flanke eines der Gräben 5 angrenzen, der dazwischen angeordnete Teil der Wanne 3 als Kanalgebiet, das Gatedielektrikum 14 und der daran angrenzende Teil einer der Wortleitungen 15 gebildet. Die Ausdehnung des vertikalen MOS-Transistors parallel zum Verlauf der streifenförmigen Gräben 5 ist durch die Breite der Wortleitungen 15 gegeben. Entlang einer Flanke eines der Gräben benachbarte MOS-Transistoren sind durch den Abstand zwischen benachbarten Wortleitungen 15 voneinander getrennt. Die streifenförmigen dotierten Gebiete 8 verlaufen jeweils über das gesamte Zellenfeld. Sie bilden Leitungen, die je nach Beschaltung als Bitleitung oder Referenzleitung einge- setzt werden und die die Source/Drain-Gebiete von entlang ei¬ nem Graben benachbarten MOS-Transistoren miteinander verbin¬ den.
Je nachdem, ob in der Flanke des jeweiligen Grabens 5 ein Do- tierstoffgebiet 12 angeordnet ist oder nicht, weist der ver¬ tikale MOS-Transistor eine erhöhte Einsatzspannung auf oder nicht. Die in der Speicherzellenanordnung gespeicherte Infor¬ mation ist in dem Vorhandensein oder NichtVorhandensein der Dotierstoffgebiete 12 gespeichert. Die Programmierung der Speicherzellenanordnung erfolgt daher bei der Strukturierung der Maskenschicht 9. Über die Anordnung der Öffnungen 11 in der Maske 10 wird die Information in die Speicherzellenanord¬ nung übertragen.
Zum Auslesen der Speicherzellen werden die streifenförmigen dotierten Gebiete 8 als Bit- bzw. Referenzleitung verwendet. Die zu bewertende Speicherzelle wird über die Wortleitung ausgewählt. An die Wortleitung wird dabei ein Steuersignal angelegt, dessen Spannungspegel zwischen der Einsatzspannung der MOS-Transistoren mit Dotierstoffgebiet 12 im Kanalbereich und der der MOS-Transistoren ohne Dotierstoffgebiet 12 im Ka¬ nalbereich liegt. Bei diesem Steuersignal werden die MOS- Transistoren ohne Dotierstoffgebiet 12 im Kanalbereich lei¬ tend, während die MOS-Transistoren mit Dotierstoffgebiet 12 im Kanalbereich, die eine erhöhte Einsatzspannung aufweisen, weiterhin sperren. Beim Auslesen wird bewertet, ob zwischen den zugehörigen streifenförmigen dotierten Gebieten 8 ein Strom fließt oder nicht.
In Figur 8 ist eine Aufsicht auf die Speicherzellenanordnung dargestellt. Es ist der Verlauf der Wortleitungen 15 quer zu den Gräben 5 dargestellt. Ferner sind die streifenförmigen, dotierten Gebiete 8 eingetragen, die am Boden der Gräben 5 sowie zwischen benachbarten Gräben 5 verlaufen. Als gestri¬ chelte Kontur sind Dotierstoffgebiete 12 in den Flanken der Gräben eingetragen.
Jede Speicherzelle umfaßt einen vertikalen MOS-Transistor, der parallel zum Verlauf der streifenförmigen Gräben 5 eine Ausdehnung von 2 F, senkrecht zum Verlauf der streifenförmi¬ gen Gräben 5 eine Ausdehnung von F aufweist. Der Platzbedarf pro Speicherzelle beträgt daher 2 F2.
Die Herstellung der Speicherzellenanordnung wird abgeschlos¬ sen mit der Abscheidung eines Zwiεchendielektrikums, der Öff¬ nung von Kontaktlöchern und der Herstellung einer Metallisie- rung (nicht dargestellt) .

Claims

Patentansprüche
1. Speicherzellenanordnung
- bei der in einem Substrat (1) , das mindestens im Bereich einer Hauptfläche (2) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, Speicherzellen vorge¬ sehen sind, die jeweils einen zur Hauptfläche vertikalen MOS-Transistor umfassen,
- bei der die vertikalen MOS-Transistoren je nach gespeicher¬ ter Information unterschiedliche Einsatzspannungen aufwei¬ sen,
- bei der in dem Substrat (1) streifenförmige, im wesentli¬ chen parallel verlaufende Gräben (5) vorgesehen sind,
- bei der am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) angeordnet sind, die von einem zweiten, dem er¬ sten entgegengesetzten Leitfähigkeitstyp dotiert sind,
- bei der an den Flanken der Gräben (5) ein Gatedielektrikum (14) angeordnet ist,
- bei der Wortleitungen (15) vorgesehen sind, die quer zu den Gräben (5) verlaufen,
- bei der die vertikalen MOS-Transistoren jeweils aus zwei an dieselbe Flanke eines der Gräben (5) angrenzenden streifen¬ förmige dotierte Gebiete (8) , die dazwischen angeordnete Flanken des Grabens, das Gatedielektrikum (14) und eine der Wortleitungen (15) gebildet werden,
- bei der die Speicherzellen, in denen eine vorbestimmte In¬ formation gespeichert ist, im oberen Bereich der Flanke des Grabens (5) ein Dotierstoffgebiet (12) aufweisen, dessen Ausdehnung senkrecht zur Hauptfläche (2) geringer als die Tiefe der Gräben (5) ist.
2. SpeicherZeilenanordnung nach Anspruch 1,
- bei der der Abstand zwischen benachbarten Gräben (5) gleich der Breite der Gr ben (5) ist,
- bei der der Abstand zwischen benachbarten Wortleitungen (15) gleich der Breite der Wortleitungen (15) ist.
3. Verfahren zur Herstellung einer Speicherzellenanordnung,
- bei dem in einer Hauptfläche (2) eines Substrats (1), das mindestens im Bereich der Hauptfläche (2) von einem ersten
Leitfähigkeitstyp dotiertes Halbleitermaterial umfaßt, streifenförmige Gräben (5) gebildet werden, die im wesent¬ lichen parallel verlaufen,
- bei dem am Boden der Gräben (5) und an der Hauptfläche (2) zwischen benachbarten Gräben (5) streifenförmige dotierte Gebiete (8) gebildet werden, die von einem zweiten, zum er¬ sten entgegengesetzten Leitfähigkeitstyp dotiert sind,
- bei dem eine Maskenschicht (9) mit im wesentlichen konfor¬ mer Kantenbedeckung aufgebracht wird,
- bei dem auf der Maskenschicht (9) eine Maske (10) erzeugt wird, die Öffnungen (11) aufweist,
- bei dem die Maskenschicht (9) unter Verwendung der Maske
(10) durch anisotropes Ätzen so strukturiert wird, daß im Bereich der Öffnungen (11) die Flanken von Gräben (5) teil¬ weise freigelegt werden, so daß an diesen Flanken ein Rest der Maskenschicht (9') verbleibt, 19
- bei dem in den freigelegten Flankenteilen Dotierstoffgebie¬ te (12) erzeugt werden,
- bei dem nach Entfernen der strukturierten Maskenschicht (9, 9') an den Flanken der Gräben (5) ein Gatedielektrikum (14) gebildet wird,
- bei dem Wortleitungen (15) gebildet werden, die quer zu den Gräben verlaufen.
4. Verfahren nach Anspruch 3, bei dem die Dotierstoffgebiete (12) in den freigelegten Flan¬ kenteilen durch eine gewinkelte Implantation gebildet werden.
5. Verfahren nach Anspruch 4, bei dem die Implantation mit einem Neigungswinkel im Bereich zwischen 20° und 30° und/ oder - 20° und - 30° gegen die Nor¬ male der Hauptfläche (2) erfolgt.
6. Verfahren nach Anspruch 3, bei dem zur Bildung der Dotierstoffgebiete (12) in den frei¬ gelegten Flankenteilen eine dotierte Schicht (13) aufgebracht wird, aus der in einem Temperschritt Dotierstoff ausdiffun¬ diert wird.
7. Verfahren nach Anspruch 6, bei dem die dotierte Schicht (13) aus dotiertem Glas, dotier¬ tem Polysilizium oder dotiertem amorphem Silizium gebildet wird.
8. Verfahren nach einem der Ansprüche 3 bis 7,
- bei dem nach der Bildung der Gräben (5) die Flanken der Gräben (5) mit Spacern (7) versehen werden, - bei dem die streifenförmigen dotierten Gebiete (8) durch eine Implantation gebildet werden, bei der die Spacer (7) an den Flanken der Gräben (5) maskierend wirken,
- bei dem die Spacer (7) nach Bildung der streifenförmigen dotierten Gebiete (8) entfernt werden.
EP97915321A 1996-03-12 1997-03-03 Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren Ceased EP0886884A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19609678 1996-03-12
DE19609678A DE19609678C2 (de) 1996-03-12 1996-03-12 Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
PCT/DE1997/000372 WO1997034323A1 (de) 1996-03-12 1997-03-03 Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren

Publications (1)

Publication Number Publication Date
EP0886884A1 true EP0886884A1 (de) 1998-12-30

Family

ID=7788042

Family Applications (1)

Application Number Title Priority Date Filing Date
EP97915321A Ceased EP0886884A1 (de) 1996-03-12 1997-03-03 Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren

Country Status (6)

Country Link
US (1) US6180979B1 (de)
EP (1) EP0886884A1 (de)
JP (1) JP2000506315A (de)
KR (1) KR19990087642A (de)
DE (1) DE19609678C2 (de)
WO (1) WO1997034323A1 (de)

Families Citing this family (336)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19807920A1 (de) * 1998-02-25 1999-09-02 Siemens Ag Speicherzellenanordnung und entsprechendes Herstellungsverfahren
US6362506B1 (en) * 1998-08-26 2002-03-26 Texas Instruments Incorporated Minimization-feasible word line structure for DRAM cell
US6498061B2 (en) * 2000-12-06 2002-12-24 International Business Machines Corporation Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation
TW583755B (en) * 2002-11-18 2004-04-11 Nanya Technology Corp Method for fabricating a vertical nitride read-only memory (NROM) cell
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
TW588438B (en) * 2003-08-08 2004-05-21 Nanya Technology Corp Multi-bit vertical memory cell and method of fabricating the same
JP4565380B2 (ja) * 2004-04-14 2010-10-20 白土 猛英 読み出し専用記憶装置
TW200849404A (en) * 2007-06-12 2008-12-16 Promos Technologies Inc Method for forming semiconductor device
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US8592005B2 (en) * 2011-04-26 2013-11-26 Asm Japan K.K. Atomic layer deposition for controlling vertical film growth
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9324811B2 (en) 2012-09-26 2016-04-26 Asm Ip Holding B.V. Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9404587B2 (en) 2014-04-24 2016-08-02 ASM IP Holding B.V Lockout tagout for semiconductor vacuum valve
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US10381226B2 (en) 2016-07-27 2019-08-13 Asm Ip Holding B.V. Method of processing substrate
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Asm 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
EP3737779A1 (de) 2018-02-14 2020-11-18 ASM IP Holding B.V. Verfahren zum abscheiden eines ruthenium-haltigen films auf einem substrat durch ein zyklisches abscheidungsverfahren
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Asm Ip私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Asm 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Asm 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Asm Ip私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Asm Ip私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Asm Ip私人控股有限公司 基材處理設備及處理基材之方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー.ブイ. 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー.ブイ. 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Asm Ip控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー.ブイ. 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Asm Ip私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Asm Ip私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Asm Ip私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Asm Ip控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Asm Ip私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Asm Ip私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Asm Ip私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Asm Ip私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Asm Ip私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Asm Ip私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Asm Ip私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Asm Ip私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136378A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置およびその製造方法
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JPH03190165A (ja) * 1989-12-20 1991-08-20 Sony Corp 読み出し専用メモリ装置及びその製造方法
JPH04226071A (ja) * 1990-05-16 1992-08-14 Ricoh Co Ltd 半導体メモリ装置
US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
US5110036A (en) * 1990-12-17 1992-05-05 At&T Bell Laboratories Method and apparatus for solder leveling of printed circuit boards
JPH04354159A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05102436A (ja) * 1991-10-09 1993-04-23 Ricoh Co Ltd 半導体メモリ装置とその製造方法
JPH05110036A (ja) 1991-10-18 1993-04-30 Ricoh Co Ltd 半導体メモリ装置とその製造方法
JP3400044B2 (ja) * 1993-11-12 2003-04-28 株式会社東芝 半導体メモリおよびその製造方法
US5429973A (en) * 1994-02-02 1995-07-04 United Microelectronic, Corp. Trench buried-bit line mask ROM process
US5453637A (en) * 1994-05-18 1995-09-26 United Microelectronics Corp. Read-only memory cell configuration with steep trenches
US5448090A (en) 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9734323A1 *

Also Published As

Publication number Publication date
DE19609678C2 (de) 2003-04-17
US6180979B1 (en) 2001-01-30
JP2000506315A (ja) 2000-05-23
WO1997034323A1 (de) 1997-09-18
KR19990087642A (ko) 1999-12-27
DE19609678A1 (de) 1997-09-18

Similar Documents

Publication Publication Date Title
EP0886884A1 (de) Speicherzellenanordnung mit vertikalen mos-transistoren und deren herstellungsverfahren
EP0788165B1 (de) Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19514834C1 (de) Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19600423C2 (de) Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19808182C1 (de) Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE4437581C2 (de) Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren
EP0946985B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
WO1997003469A1 (de) Elektrisch schreib- und löschbare festwertspeicherzellenanordnung und verfahren zu deren herstellung
EP1116270A1 (de) Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
EP0917203A2 (de) Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
EP1129482B1 (de) Verfahren zur Herstellung von einer DRAM-Zellenanordnung
EP0896735B1 (de) Speicherzellenanordnung, bei der vertikale mos-transistoren je nach gespeicherter information mindestens drei unterschiedliche einsatzspannungswerte aufweisen, und verfahren zu deren herstellung
DE10212932B4 (de) Trenchzelle für ein DRAM-Zellenfeld
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
EP0864177B1 (de) Festwert-speicherzellenanordnung und verfahren zu deren herstellung
DE4337355C2 (de) Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich
DE19923262C1 (de) Verfahren zur Erzeugung einer Speicherzellenanordnung
DE19544327C2 (de) Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE102006036098A1 (de) Wiederprogrammierbare nichtflüchtige Speicherzelle

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 19980903

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT

17Q First examination report despatched

Effective date: 19991230

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: INFINEON TECHNOLOGIES AG

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 20020303