KR100604180B1 - 메모리 셀 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판(10)의 주 표면내에서 종방향으로 평행하게 진행되는 비트라인 트렌치(1a-1d)를 포함하는 반도체 기판(10)내에 배치된 다수의 메모리 셀(S)을 갖는 메모리 셀 장치에 관한 것으로서, 상기 비트라인 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역 사이의 채널 영역이 제공되며, 상기 반도체 기판(10)의 주 표면을 따라 횡방향으로는 특정 비트라인 트렌치(1a, 1c, 1d)를 통해 연장되는 워드라인(2a-2c)이 거기에 제공된 트랜지스터의 제어를 위해 주어진다. 누설 전류를 억제하기 위해 관련 트랜지스터의 턴온 전압을 증가시키기도록, 상기 워드라인(2a-2c) 사이에 위치하는 비트라인 트렌치(1a-1d)의 트렌치 벽 안으로 추가 도펀트가 주입된다.

Description

메모리 셀 장치 및 그의 제조 방법 {MEMORY CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
본 발명은 반도체 기판(10)의 주 표면내에 종방향으로 평행하게 진행되는 비트라인 트렌치들(1a-1d)을 포함하는 반도체 기판(10) 내에 배치된 다수의 메모리 셀들(S)을 갖는 메모리 셀 장치에 관한 것으로서, 상기 비트라인 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역 사이의 채널 영역이 제공되며, 상기 반도체 기판(10)의 주 표면을 따라 횡방향으로는 특정 비트라인 트렌치(1a, 1c, 1d)를 통하여 연장되는 워드라인(2a-2c)이 거기에 제공된 트랜지스터의 제어를 위해 제공된다.
임의의 기저 재료로 이루어진 메모리 상에 사용될 수 있으나, 실리콘을 재료로 한 메모리에 관련하여 본 발명 및 본 발명의 근본 문제가 자세히 설명된다.
처음에 메모리 셀 장치는 특히 평면 개념에 토대를 두었다. 점차적으로 더 커지는 패킹(기억) 밀도가 요구됨에 따라, 평행한 종방향 트렌치를 유입함으로써 메모리의 셀 면적을 감소시키고, 따라서 웨이퍼 표면상으로의 셀 면적 투영을 50%까지 감소시키는 것이 먼저 마스크 ROM의 응용 분야(판독 전용 메모리)를 위해, 다음으로는 선택 접근에 의한 메모리(RAM-메모리)를 위해 제안되었다.
DE 195 10 042에는 메모리 셀이 평행하게 연장되는 행으로 배치되고, 상기 행에 대해 평행하게 연장되는 종방향 트렌치가 제공되는 판독 전용 메모리 셀 장치가 공지되어 있다. 이 때 상기 행은 각각 인접하는 종방향 트렌치의 주 표면 및 상기 종방향 트렌치의 바닥에서 교대로 배치된다. 각각 MOS-트랜지스터를 포함하는 메모리 셀의 상호 절연을 위해 절연 구조가 제공된다. 상기 행에 대해 횡으로 워드라인이 연장되며, 상기 워드라인은 각 상이한 행에 배치되는 MOS-트랜지스터의 게이트와 연결된다. 여기서는 메모리 셀당 최소 필요 공간이 이론적으로 2F2이며, 이 때 F는 공학에 있어서 최소 구조물 크기이다.
DE 195 14 834에는 수직 MOS-트랜지스터를 갖는 제 1 메모리 셀 및 수직 MOS-트랜지스터를 갖지 않는 제 2 메모리 셀을 갖는 판독 전용 메모리 셀 장치가 공지되어 있다. 상기 메모리 셀은 평행하게 연장되는 스트립형 절연 트렌치들의 대향 측면들을 따라 배치된다. 절연 트렌치들의 폭과 간격이 동일한 크기로 선택되면, 메모리 셀 당 최소 필요 공간은 이론적으로 2F2이며, 이 때 F는 공학에 있어서 최소 구조물 크기이다.
본 발명이 기초를 두는 문제점은 트렌치 바닥 및 트렌치 최상부에서 종방향 트렌치에 대해 평행하게 교대로 연장되는 라인 영역을 갖는 상기 셀 장치의 경우, 워드라인이 상기 종방향 트렌치에 대해 서로에 대해 특정 간격을 두고 수직으로 연장되고, 상기 워드라인 사이의 트렌치벽에 있는 실리콘이 게이트 전극으로 덮이지 않게 된다는 것이다. 다른 제작 과정에서 이전에 증착된 절연 산화막, 스페이서 산화막 또는 다른 층 내에 전하가 존재하는 경우, 트렌치 바닥 및 트렌치 최상부의 전도 영역 사이에 바람직하지 않은 누설 전류를 발생시키는 채널이 상기 층에 형성될 수 있다.
셀 어레이에 고농도의 실리콘 도핑을 제공함으로써 상기 문제가 해결될 수 있는지 실험되었다. 그러나 이는 통상 수직형 부품에 불리한 영향을 끼쳤다. 또한 산화막내 전하 밀도의 최소화를 위한 노력이 있어왔으며, 이는 관련 프로세스의 비용을 증가시키고, 초기부터 신뢰할 수 있게 조정될 수 없다.
본 발명의 목적은 간단하고 신뢰성있게 제조할 수 있는 메모리 셀 장치 및 그의 제조 방법을 제공하는 것이며, 상기 방법으로 많은 프로세스 비용을 들이지 않고도 누설 전류를 감소시킬 수 있다.
상기 목적은 본 발명에 따라 청구항 제 1항에 제시된 메모리 셀 장치 및 청구항 제 5항에 제시된 제조 방법에 의해 달성된다.
본 발명에 따른 메모리 셀 장치는 공지된 메모리 셀 장치에 비해 고비용의 프로세스 없이도 관련 트렌치벽에서의 누설 전류를 확실히 감소시킬 수 있다는 장점을 갖는다. 본 발명에 따른 제조 방법에서는, 워드라인들의 중심을 수직으로 관통하는 평면 내에 주입 방향이 놓이는 것이 보장된다면, 미리 제공된 워드라인에 의해 수직형 부품이 보호된다. 다시 말해서, 주입 방향은 워드라인 아래로 미리 제조된 수직 부품, 즉 트랜지스터 안으로 도펀트가 유입할 수 없도록 선택되어야 한다. 추가로 경우에 따라서는 정밀한 주변 부품 또는 평면 부품이 보호되어야 한다.
본 발명의 기본 개념은 누설 전류를 억제하기 위한 관련 트랜지스터의 턴 온 전압을 증가시키기 위해 추가 도펀트를 워드라인 사이에 놓이는 비트라인 트렌치의 트렌치벽 안으로 주입시키는 것이다.
각 종속항에는 청구항 제 1항에 제시된 메모리 셀 장치 및 청구항 제 5항에 제시된 제조 방법의 바람직한 실시예 및 개선예가 나타나있다.
바람직한 실시예에 따라 추가 도펀트를 유입시키기 위해 반도체 기판의 주 표면에 대한 수직면에 대하여 상호 반대로 기울어진 주입각으로 두 개의 주입들이 실시된다.
또 다른 바람직한 실시예에 따라 미리 제공된 워드라인과 관련하여 자체 정렬되는 방식으로 주입이 이루어진다. 이는 워드라인의 마스킹을 필요로 하지 않음으로써 추가 비용이 매우 저렴하다는 장점을 갖는다.
또 다른 바람직한 실시예에 따라 적절한 포토 평면내에서 주입이 이루어진다. 적절한 상기 포토 평면은 적어도 추가 주입에 의해 불리한 영향을 받을 수 있는 주변 부품 및/또는 평면 부품을 보호해야 한다.
본 발명의 실시예는 도면에 도시되어있으며, 하기에서 더 자세히 설명된다.
도 1은 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이의 평면도;
도 2는 도 1의 라인 A-A'를 따른, 셀 어레이의 수직 횡단면도; 및
도 3은 도 1의 라인 B-B'를 따른, 셀 어레이의 수직 횡단면도이다.
도면에서 동일한 또는 기능이 동일한 구성 부품은 동일한 도면 부호로 표시된다.
도 1은 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이의 평면도이다.
도 1에서 (1a - 1d)는 비트라인 트렌치들, (2a - 2c)는 워드라인들, (3a - 3c)는 워드라인(2a - 2c) 사이에 노출된 스트립들, (10)은 반도체 기판, (S)는 메모리 셀들, 그리고 (F)는 최소 구조물 폭을 나타낸다.
도 1의 셀 어레이는 반도체 기판(10)내에 제공되어 서로 직접 접하는 다수의 메모리 셀을 갖는데, 여기서 메모리 셀은 명료하게 알아볼 수 있도록 (S)로만 표시되어있다. 반도체 기판(10)의 주 표면에서 종방향으로 비트라인 트렌치들(1a-1d)이 서로 평행하게 연장되고, 그 바닥에는 각각 하부 비트라인들(도 2 및 3에서 15a-15d)이 제공된다. 비트라인 트렌치들(1a-1d)의 최상부에는 각각 상부 비트라인(도 2 및 3에서 20a-20d)이, 그 벽에는 각각 채널 영역 즉, 하부 비트라인과 상부 비트라인 사이에 놓인 영역이 제공된다.
메모리 셀의 관련 트랜지스터를 제어하기 위해 절연된 워드라인(2a-2c)이 반도체 기판(10)의 주 표면을 따라 횡방향(A-A')으로 특정 비트라인 트렌치(1a-1d)를 통해 연장되며, 상기 트랜지스터의 구성은 도 2에서 자세히 기술된다.
하기에서는 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이에서의 치수비가 자세히 기술된다. 비트라인 트렌치(1a-1d)의 바닥 및 최상부, 워드라인(2a-2c), 그리고 상기 워드라인 사이의 스트립(3a-3c)은 각각 최소 구조물 폭(F)을 갖는다. 따라서 각 메모리 셀(S)은 2F2의 영역을 취한다.
도 2는 도 1의 라인(A-A')을 따르는, 셀 어레이의 수직 횡단면도이다.
도 2에서 (10)은 반도체 기판, (15a - 15d)는 하부 비트라인, (20a - 20e)는 상부 비트라인, (25)는 워드 라인(2a - 2c)에 대한 상부 비트라인(20a - 20e)의 상부 절연물, 22는 게이트 산화물, 그리고 (16)은 절연 트렌치 충전재를 나타낸다.
도 2에 나타난 바와 같이, 메모리 셀은 비트라인 트렌치(1a-1d)의 각각 대향하여 배치된 벽에 설치된다. 이 때 상기 메모리 셀은 제 1 논리값이 저장되고, 적어도 하나의 수직형 트랜지스터를 갖는 제 1 메모리 셀(예컨대 비트라인 트렌치(1a, 1c, 1d)내)을 포함한다. 상기 수직 트랜지스터는 게이트 접촉부로서, 대응하는 채널 영역에 걸쳐 트렌치 내로 연장되는 워드라인에 의해 구현된다. 각 게이트 접촉부와 채널 영역 사이에는 게이트 산화막(22)이 제공된다. 또한 상기 메모리 셀은 제 2 논리값이 저장되고, 수직형 트랜지스터를 갖지 않는 제 2 메모리 셀(예: 비트라인 트렌치(1b)내)을 포함한다.
도 3은 도 1의 라인(B-B')을 따르는, 셀 어레이의 수직 횡단면도이다.
도 3에 제시된 바와 같이, 워드라인(2a-2c)들 사이에 있는 스트립은 게이트로 덮이지 않은 실리콘 영역을 포함하며, 상기 영역은 트렌치 최상부와 트렌치 바닥 사이의 의도하지 않은 누설 전류와 관련하여, 즉 예컨대 차후에 상기 영역에 증착될 산화물내의 전하에 의해 위험 요소를 가진다.
이러한 이유에서 본 발명이 도출된다. 바람직하게는 비트라인 트렌치(1a-1d)의 트렌치 벽에서 누설 전류를 막기 위해 노출된 상기 실리콘 영역의 상응하는 트랜지스터-턴온 전압을 상승시키기 위해, 게이트 스택 구조화 이후에 셀 어레이내 웰 도펀트에 상응하는 도펀트가, 예컨대 p형 웨이퍼에서 워드라인(2a-2c)들 사이에 놓이는 상기 비트라인 트렌치(1a-1d)의 전체 영역에 걸쳐 트렌치벽 안으로 붕소가 유입된다.
이는 워드라인 사이에 연장되는 트렌치벽 안으로 추가 도펀트를 주입(I1, I2)시킴으로써 이루어지며, 이 때 주입 방향은 워드라인에 대해 수직인 평면내에서, 웹들의 에지에 의한 과도한 쉐도우 없이 수직 트렌치벽으로의 표면 주입량의 높은 투입을 달성하기 위해, 수직 방향에 대해 가능한 한 기울어진다. 특히 추가 도펀트를 유입시키기 위해, 상기 두 트렌치벽에 도달할 수 있도록, 반도체 기판(10)의 주 표면에 대한 수직면에 대해 서로 반대 방향으로 기울어진 주입각으로 두 개의 주입들(I1, I2)이 실시된다.
상기 주입은 워드라인(2a-2c)과 관련하여 자체 정렬되는 방식으로 이루어진다. 도펀트가 인접 채널로 유출되는 것을 막기 위해, 상기 주입 단계는 게이트 스택의 어닐링(annealing)에 의해 이루어져야 한다.
본 발명은 전술한 바와 같이 바람직한 실시예에 따라 기술되었으나, 여기에 제한되지 않고 다양한 방식으로 변형될 수 있다.
본 발명이 판독 전용 메모리에 관하여 기술되었으나, 비트라인 트렌치를 갖는 다른 관련 메모리에도 사용될 수 있다.
특히 제시된 기저 재료와 추가 재료만 바람직하게 사용되거나 적절한 다른 재료로 대체될 수 있다.
또한 주입은 적절한 포토 평면내에서 이루어지며, 상기 포토 평면에서는 적어도 평면 부품 및/또는 주변 부품들이 주입으로부터 보호된다.
결과적으로 추가 도펀트의 유입은 기본적으로 오븐 프로세스(furnace process)에서도 이루어질 수 있다.

Claims (8)

  1. 반도체 기판(10)의 주 표면내에서 종방향으로 평행하게 연장하는 비트라인 트렌치들(1a-d) - 상기 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역들 사이에 위치된 채널 영역이 제공됨- ;
    상기 반도체 기판(10)의 주 표면을 따라 횡방향으로 특정 비트라인 트렌치(1a, 1c, 1d)를 통해 연장되고, 상기 특정 비트라인 트렌치 내에 형성된 트랜지스터를 제어하기 위한 워드라인들(2a-2c); 및
    상기 반도체 기판(10) 내에 배치된 다수의 메모리 셀들(S)
    을 포함하는 메모리 셀 장치로서,
    누설 전류를 억제하기 위해 관련 트랜지스터의 턴온 전압을 증가시키도록, 상기 워드라인(2a-2c)들 사이에 위치하는 비트라인 트렌치들(1a-1d)의 트렌치 벽들 안으로 추가 도펀트가 주입되는, 메모리 셀 장치.
  2. 제 1항에 있어서,
    상기 메모리 셀들은 셀 크기가 2F2인 판독 전용 메모리 셀(S)들이며, F는 최소 구조물 폭인 것을 특징으로 하는 메모리 셀 장치.
  3. 제 2항에 있어서,
    상기 메모리 셀들은 각각 상기 비트라인 트렌치들(1a-1d)의 대향하는 벽들 상에 배열되는 것을 특징으로 하는 메모리 셀 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 메모리 셀들(S)은, 제 1 논리값이 저장되고 적어도 하나의 수직 트랜지스터를 갖는 제 1 메모리 셀들, 및 제 2 논리값이 저장되고 수직 트랜지스터를 갖지 않는 제 2 메모리 셀들을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  5. 반도체 기판(10)을 제공하는 단계;
    상기 반도체 기판(10)의 주 표면내에 비트라인 트렌치들(1a-1d)을 형성하는 단계;
    바람직하게 동시 주입 또는 확산에 의해, 제 1 전도 영역(15a-15d) 및 제 2 전도 영역(20a-20d)을 형성하는 단계;
    상기 각각의 비트라인 트렌치들(1a-1e)내의 특정 장소에 트랜지스터를 형성하는 단계; 및
    워드라인들(2a-2c)을 형성하는 단계
    를 포함하는, 청구항 제 1 항 내지 제 4 항 중 적어도 어느 한 항에 따른 메모리 셀 장치의 제조 방법으로서,
    관련 트랜지스터의 턴온 전압을 상승시키기 위해, 상기 워드라인들 사이로 연장하는 트렌치벽들 안으로 추가 도펀트를 바람직하게는 주입(I1, I2)에 의해 유입시키는 단계를 포함하는 메모리 셀 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 추가 도펀트를 유입시키는 단계는 상기 반도체 기판(10)의 주 표면에 대한 수직 방향에 대해 상호 반대 방향으로 기울어진 주입 각도들로 두 개의 주입들(I1, I2)이 실행되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  7. 제 5항 또는 제 6항에 있어서,
    상기 주입은 상기 워드라인들(2a-2c)에 대한 자체 정렬 방식으로 실행되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  8. 제 5항 내지 제 7항 중 어느 한 항에 있어서,
    상기 주입은 적절한 포토 평면(photoplane)에서 이루어지는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063025B4 (de) * 2004-07-27 2010-07-29 Hynix Semiconductor Inc., Icheon Speicherbauelement und Verfahren zur Herstellung desselben
KR100771871B1 (ko) * 2006-05-24 2007-11-01 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
KR101052871B1 (ko) * 2008-05-07 2011-07-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04226071A (ja) * 1990-05-16 1992-08-14 Ricoh Co Ltd 半導体メモリ装置
KR19990087642A (ko) * 1996-03-12 1999-12-27 칼 하인쯔 호르닝어 메모리 셀 장치 및 그것의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354159A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05343680A (ja) * 1992-06-10 1993-12-24 Kawasaki Steel Corp 半導体装置の製造方法
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
DE19510042C2 (de) * 1995-03-20 1997-01-23 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19514834C1 (de) * 1995-04-21 1997-01-09 Siemens Ag Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19732871C2 (de) * 1997-07-30 1999-05-27 Siemens Ag Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04226071A (ja) * 1990-05-16 1992-08-14 Ricoh Co Ltd 半導体メモリ装置
KR19990087642A (ko) * 1996-03-12 1999-12-27 칼 하인쯔 호르닝어 메모리 셀 장치 및 그것의 제조 방법

Also Published As

Publication number Publication date
EP1060474A2 (de) 2000-12-20
JP2002505516A (ja) 2002-02-19
DE19807920A1 (de) 1999-09-02
US6472696B1 (en) 2002-10-29
KR20010041278A (ko) 2001-05-15
WO1999044204A3 (de) 1999-10-14
WO1999044204A2 (de) 1999-09-02

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