KR20010041278A - 메모리 셀 장치 및 그의 제조 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000002019 doping agent Substances 0.000 claims abstract description 13
- 230000000903 blocking effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 239000007943 implant Substances 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 기판(10)의 주 표면내에서 종방향으로 평행하게 진행되는 비트선 트렌치(1a-1d)를 포함하는 반도체 기판(10)내에 배치된 다수의 메모리 셀(S)을 갖는 메모리 셀 장치에 관한 것으로서, 상기 비트선 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역 사이의 채널 영역이 제공되며, 상기 반도체 기판(10)의 주 표면을 따라 횡방향으로는 특정 비트선 트렌치(1a, 1c, 1d)를 통해 연장되는 워드선(2a-2c)이 거기에 제공된 트랜지스터의 제어를 위해 주어진다. 누설 전류를 억제하기 위한 관련 트랜지스터의 차단 전압을 증가시키기 위해 추가 도펀트가 상기 워드선(2a-2c) 사이에 위치하는 비트선 트렌치(1a-1d)의 트렌치 벽 안으로 주입된다.
Description
처음에 메모리 셀 장치는 특히 평면 개념에 토대를 두었다. 점차적으로 더 커지는 충전(기억) 밀도가 요구됨에 따라, 평행한 종방향 트렌치를 삽입함으로써 메모리의 셀 면적을 감소시키고, 따라서 웨이퍼 표면상으로의 셀 면적 투영을 50%까지 감소시키는 것이 먼저 마스크 ROM의 응용 분야(판독 전용 메모리)를 위해, 다음으로는 선택 접근에 의한 메모리(RAM-메모리)를 위해 제안되었다.
DE 195 10 042에는 메모리 셀이 평행하게 연장되는 행으로 배치되고, 상기 행에 대해 평행하게 연장되는 종방향 트렌치가 제공되는 판독 전영 메모리 셀 장치가 공지되어있다. 이 때 상기 행은 각각 인접하는 종방향 트렌치의 주 표면 및 상기 종방향 트렌치의 바닥에서 교대로 배치된다. 각각 MOS-트랜지스터를 포함하는 메모리 셀의 상호 절연을 위해 절연 구조가 제공된다. 상기 행에 대해 횡으로 워드선이 연장되며, 상기 워드선은 각 상이한 행에 배치되는 MOS-트랜지스터의 게이트와 연결된다. 여기서는 메모리 셀당 최소 필요 공간이 이론적으로 2F2이며, 이 때 F는 공학에 있어서 최소 구조 크기이다.
DE 195 14 834에는 수직 MOS-트랜지스터를 갖는 제 1 메모리 셀 및 수직 MOS-트랜지스터를 갖지 않는 제 2 메모리 셀을 갖는 판독 전용 메모리 셀 장치가 공지되어있다. 상기 메모리 셀은 평행하게 연장되는 스트립형 절연 트렌치의 대립 배치된 측면을 따라 배치된다. 절연 트렌치의 폭과 간격의 크기가 동일하게 선택되면, 메모리 셀 당 최소 필요 공간은 이론적으로 2F2이며, 이 때 F는 공학에 있어서 최소 구조 크기이다.
본 발명의 문제점은 트렌치 바닥 및 트렌치 최상부에서 종방향 트렌치에 대해 평행하게 교대로 연장되는 라인 영역을 갖는 상기 셀 장치의 경우, 워드선이 상기 종방향 트렌치에 대해 규정 간격으로 서로 수직으로 연장되고, 상기 워드선 사이의 트렌치벽에 있는 실리콘이 게이트 전극으로 덮이지 않게 된다는 것이다. 다른 제작 과정에서 그 전에 증착되는 절연 산화막, 스페이서 산화막 또는 다른 층 내에 전하가 존재하는 경우, 트렌치 바닥 및 트렌치 최상부의 전도 영역 사이에 바람직하지 않은 누설 전류를 발생시키는 채널이 상기 층에 형성될 수 있다.
셀 어레이에 고농도의 실리콘 도핑을 제공함으로써 상기 문제가 해결될 수 있는지 실험되었었다. 그러나 이는 통상 수직 부품에 불리한 영향을 끼쳤다. 또한 산화막내 전하 밀도의 최소화를 위한 노력이 있어왔으며, 이는 관련 프로세스의 가격을 높이고, 처음부터 신뢰할 수 없게 조정될 수 있다.
본 발명은 반도체 기판(10)의 주 표면내에 종방향으로 평행하게 진행되는 비트선 트렌치(1a-1d)를 포함하는 반도체 기판(10)내에 배치된 다수의 메모리 셀(S)을 갖는 메모리 셀 장치에 관한 것으로서, 상기 비트선 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역 사이의 채널 영역이 제공되며, 상기 반도체 기판(10)의 주 표면을 따라 횡방향으로는 특정 비트선 트렌치(1a, 1c, 1d)를 통하여 연장되는 워드선(2a-2c)이 거기에 제공된 트랜지스터의 제어를 위해 주어진다.
임의의 기본 재료로 이루어진 메모리상에 사용할 수 있음에도 불구하고 실리콘을 원료로 한 메모리에 관련하여 본 발명 및 본 발명의 근본 문제가 자세히 설명된다.
도 1은 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이의 평면도;
도 2는 도 1의 라인 A-A'를 따른, 셀 어레이의 수직 횡단면도; 및
도 3은 도 1의 라인 B-B'를 따른, 셀 어레이의 수직 횡단면도이다.
본 발명의 목적은 간단하고 신뢰성있게 제조할 수 있는 메모리 셀 장치 및 그의 제조 방법을 제공하는 것이며, 상기 방법으로 많은 프로세스 비용을 들이지 않고도 누설 전류를 감소시킬 수 있다.
상기 목적은 본 발명에 따라 청구항 제 1항에 제시된 메모리 셀 장치 및 청구항 제 5항에 제시된 제조 방법에 의해 달성된다.
본 발명에 따른 메모리 셀 장치는 공지된 메모리 셀 장치에 비해 비용이 높은 프로세스 없이도 관련 트렌치벽에서의 누설 전류를 확실히 감소시킬 수 있다는 장점을 갖는다. 본 발명에 따른 제조 방법에서는 워드선의 중앙을 수직으로 관통하는 평면내에 주입 방향이 놓이는 것이 고려되는 경우, 수직 부품이 미리 제공된 워드선에 의해 보호된다. 다시 말해서, 주입 방향은 워드선 아래로 미리 제조된 수직 부품, 즉 트랜지스터 안으로 도펀트가 침투할 수 없도록 선택되어야 한다. 추가로 경우에 따라서는 정밀한 주변 부품 또는 평면 부품이 보호되어야 한다.
본 발명의 기본 개념은 누설 전류를 억제하기 위한 관련 트랜지스터의 차단 전압을 증가시키기 위해 추가 도펀트를 워드선 사이에 놓이는 비트선 트렌치의 트렌치벽 안으로 주입시키는 것이다.
각 종속항에는 청구항 제 1항에 제시된 메모리 셀 장치 및 청구항 제 5항에 제시된 제조 방법의 바람직한 실시예 및 개선예가 나타나있다.
바람직한 실시예에 따라 추가 도펀트를 침투시키기 위해 반도체 기판의 주 표면에 대한 수직선과 반대 방향으로 기울어지는 두 개의 주입이 실시된다.
또 다른 바람직한 실시예에 따라 미리 제공된 워드선과 관련하여 자동 조절되는 방식으로 주입이 이루어진다. 이는 워드선의 마스킹을 필요로 하지 않음으로써 추가 비용이 매우 저렴하다는 장점을 갖는다.
또 다른 바람직한 실시예에 따라 적절한 포토 평면내에서 주입이 이루어진다. 적절한 상기 포토 평면은 적어도 추가 주입이 불리한 영향을 미칠 수 있는 주변 부품 및/또는 평면 부품을 보호해야 한다.
본 발명의 실시예는 도면에 도시되어있으며, 하기에서 더 자세히 설명된다.
도면에서 동일한 또는 기능이 동일한 구성 부품은 동일한 도면 부호로 표시된다.
도 1은 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이의 평면도이다.
도 1에서 (1a - 1d)는 비트선 트렌치, (2a - 2c)는 워드선, (3a - 3c)는 워드선(2a - 2c) 사이에 노출된 스트립, (10)은 반도체 기판, (S)는 메모리 셀, 그리고 (F)는 최소 구조 넓이를 나타낸다.
도 1의 셀 어레이는 반도체 기판(10)내에 제공되어 서로 직접 접하는 다수의 메모리 셀을 가지며, 이 때 메모리 셀은 명료하게 알아볼 수 있도록 (S)로만 표시되어있다. 반도체 기판(10)의 주 표면에서 종방향으로 비트선 트렌치(1a-1d)가 서로 평행하게 연장되고, 그 바닥에는 각각 하부 비트선(도 2 및 3에서 15a-15d)이 제공된다. 비트선 트렌치(1a-1d)의 최상부에는 각각 상부 비트선(도 2 및 3에서 20a-20d)이, 그 벽에는 각각 채널 영역 즉, 하부 비트선과 상부 비트선 사이에 놓인 영역이 제공된다.
메모리 셀의 관련 트랜지스터를 제어하기 위해 절연된 워드선(2a-2c)이 반도체 기판(10)의 주 표면을 따라 횡방향(A-A')으로 특정 비트선 트렌치(1a-1d)를 통해 연장되며, 상기 트랜지스터의 구성은 도 2에서 자세히 기술된다.
하기에서는 본 발명에 따른 메모리 셀 장치의 실시예에 따른 셀 어레이에서의 면적비가 자세히 기술된다. 비트선 트렌치(1a-1d)의 바닥 및 최상부, 워드선(2a-2c), 그리고 상기 워드선 사이의 스트립(3a-3c)은 각각 최소 구조 넓이(F)를 갖는다. 따라서 각 메모리 셀(S)은 2F의 영역을 취한다.
도 2는 도 1의 라인(A-A')을 따르는, 셀 어레이의 수직 횡단면도이다.
도 2에서 (10)은 반도체 기판, (15a - 15d)는 하부 비트선, (20a - 20e)는 상부 비트선, (55)는 워드 라인(2a - 2c)에 대한 상부 비트선(20a - 20e)의 상부 절연, 22는 게이트 산화물, 그리고 (16)은 절연된 트렌치 충전재를 나타낸다.
도 2에 나타난 바와 같이, 메모리 셀은 비트선 트렌치(1a-1d)의 각각 대립 배치된 벽에 설치된다. 이 때 상기 메모리 셀은 제 1 논리값이 저장되고, 적어도 하나의 수직 트랜지스터를 갖는 제 1 메모리 셀(예컨대 비트선 트렌치(1a, 1c, 1d)내)을 포함한다. 상기 수직 트랜지스터는 트렌치내 워드선이 게이트 콘택으로서 상응하는 채널 영역에 걸쳐있는 것으로 인해 실현된다. 각 게이트 콘택과 채널 영역 사이에는 게이트 산화막(22)이 제공된다. 또한 상기 메모리 셀은 제 2 논리값이 저장되고, 수직 트랜지스터를 갖지 않는 제 2 메모리 셀(예: 비트선 트렌치(1b)내)을 포함한다.
도 3은 도 1의 라인(B-B')을 따르는, 셀 어레이의 수직 횡단면도이다.
도 3에 제시된 바와 같이, 워드선(2a-2c)사이에 있는 스트립은 게이트로 덮이지 않은 실리콘 영역을 포함하며, 상기 영역은 트렌치 최상부와 트렌치 바닥 사이의 의도하지 않은 누설 전류와 관련하여, 즉 예컨대 차후에 상기 영역에 증착될 산화물내 전하에 의해 위험해진다.
이러한 이유에서 본 발명이 초래된다. 바람직하게는 비트선 트렌치(1a-1d)의 트렌치 벽에서 누설 전류를 막기 위해 공시된 상기 실리콘 영역의 상응하는 트랜지스터-차단 전압을 상승시키기 위해, 게이트 스택 구조화에 따라 셀 어레이내 웰 도펀트에 상응하는 도펀트, 예컨대 p형 웨이퍼에는 붕소가 워드선(2a-2c) 사이에 놓이는, 상기 비트선 트렌치(1a-1d)의 트렌치벽 안으로 넓은 면적으로 삽입된다.
이는 워드선 사이에 연장되는 트렌치벽 안으로 추가 도펀트를 주입(I1, I2)시킴으로써 이루어지며, 이 때 주입 방향은 워드선에 대해 수직인 평면내에서, 돌출부 모서리에 의한 매우 강한 음영이 없이 수직 트렌치벽으로의 표면 주입량의 높은 투영을 달성하기 위해, 가능하다면 수직선에 대해 기울어진다. 특히 추가 도펀트를 침투시키기 위해 반도체 기판(10)의 주 표면에 대한 수직선과 반대 방향으로 상기 두 트렌치벽에 닿을 정도로 기울어지는 두 개의 주입(I1, I2)이 실시된다.
상기 주입은 워드선(2a-2c)과 관련하여 자동 조절되는 방식으로 이루어진다. 도펀트가 인접 채널 안으로 유출되는 것을 막기 위해, 상기 단계는 게이트 스택의 어닐링(annealing)에 의해 이루어져야 한다.
본 발명은 전술한 바와 같이 바람직한 실시예에 따라 기술되었으나, 여기에 제한되지 않고 다양한 방식으로 변형될 수 있다.
본 발명이 판독 전용 메모리에 관하여 기술되었으나, 비트선 트렌치를 갖는 다른 관련 메모리에도 사용될 수 있다.
특히 제시된 기본 재료와 추가 재료만 바람직하게 사용되거나 적절한 다른 재료로 대체될 수 있다.
또한 주입은 적절한 포토 평면내에서 이루어지며, 상기 포토 평면에서는 적어도 평면 부품 및/또는 주변 부품들이 주입으로부터 보호된다.
결과적으로 추가 도펀트의 침투는 기본적으로 오븐 프로세스에서도 이루어질 수 있다.
Claims (8)
- 반도체 기판(10)의 주 표면내에서 종방향으로 평행하게 진행되는 비트선 트렌치(1a-d)를 포함하고, 상기 트렌치의 바닥에는 제 1 전도 영역(15a-15d)이, 최상부에는 제 1 전도 영역과 동일한 전도 형태의 제 2 전도 영역(20a-20e)이, 그리고 벽에는 상기 두 영역 사이의 채널 영역이 제공되고;상기 반도체 기판(10)의 주 표면을 따라 횡방향으로 특정 비트선 트렌치(1a, 1c, 1d)를 통해 연장되며 거기에 제공된 트랜지스터의 제어를 위한 워드선(2a-2c)을 포함하는, 반도체 기판(10)내에 배치된 다수의 메모리 셀(S)을 갖는 메모리 셀 장치에 있어서,누설 전류를 억제하기 위한 관련 트랜지스터의 차단 전압을 증가시키기 위해 추가 도펀트가 상기 워드선(2a-2c) 사이에 위치하는 비트선 트렌치(1a-1d)의 트렌치 벽 안으로 주입되는 것을 특징으로 하는 메모리 셀 장치.
- 제 1항에 있어서,상기 메모리 셀 장치가 셀 크기가 2F2인 메모리 셀(S)을 갖는 판독 전용 메모리 셀 장치이며, 이 때 F는 최소 구조 넓이인 것을 특징으로 하는 메모리 셀 장치.
- 제 2항에 있어서,상기 메모리 셀이 각각 비트선 트렌치(1a-1d)의 대립 배치된 벽에 설치되는 것을 특징으로 하는 메모리 셀 장치.
- 제 2항 또는 3항에 있어서,상기 메모리 셀(S)이 제 1 논리값이 저장되고, 적어도 하나의 수직 트랜지스터를 갖는 제 1 메모리 셀 및, 제 2 논리값이 저장되고, 수직 트랜지스터를 갖지 않는 제 2 메모리 셀을 갖는 것을 특징으로 하는 메모리 셀 장치.
- 반도체 기판(10)의 제공 단계;상기 반도체 기판(10)의 주 표면내에 비트선 트렌치(1a-1d)의 형성 단계;바람직하게는 동시 주입 또는 확산에 의한 제 1 전도 영역(15a-15d) 및 제 2 전도 영역(20a-20d)의 형성 단계;각 비트선 트렌치(1a-1e)내 특정 장소에 트렌지스터의 형성 단계; 및워드선(2a-2c) 형성 단계를 포함하는, 상기 항들 중 적어도 어느 한 항에 따른 메모리 셀 장치를 제조하는 방법에 있어서,관련 트랜지스터의 차단 전압을 상승시키기 위해 추가 도펀트를 상기 워드선 사이에 연장되는 트렌치벽 안으로 침투, 바람직하게는 주입(I1, I2)시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
- 제 5항에 있어서,추가 도펀트를 침투시키기 위해 반도체 기판(10)의 주 표면에 대한 수직선과 반대 방향으로 기울어지는 두 개의주입(I1, I2)이 실시되는 것을 특징으로 하는 방법.
- 제 5항 또는 6항에 있어서,상기 주입이 워드선(2a-2c)과 관련하여 자동 조절되는 방식으로 이루어지는 것을 특징으로 하는 방법.
- 제 5항, 6항 또는 7항에 있어서,상기 주입이 적절한 포토 평면내에서 이루어지는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19807920.6 | 1998-02-25 | ||
| DE19807920A DE19807920A1 (de) | 1998-02-25 | 1998-02-25 | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010041278A true KR20010041278A (ko) | 2001-05-15 |
| KR100604180B1 KR100604180B1 (ko) | 2006-07-25 |
Family
ID=7858873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020007009376A KR100604180B1 (ko) | 1998-02-25 | 1999-02-25 | 메모리 셀 장치 및 그의 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6472696B1 (ko) |
| EP (1) | EP1060474A2 (ko) |
| JP (1) | JP2002505516A (ko) |
| KR (1) | KR100604180B1 (ko) |
| DE (1) | DE19807920A1 (ko) |
| WO (1) | WO1999044204A2 (ko) |
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1998
- 1998-02-25 DE DE19807920A patent/DE19807920A1/de not_active Withdrawn
-
1999
- 1999-02-25 JP JP2000533875A patent/JP2002505516A/ja active Pending
- 1999-02-25 WO PCT/DE1999/000517 patent/WO1999044204A2/de active IP Right Grant
- 1999-02-25 EP EP99916757A patent/EP1060474A2/de not_active Ceased
- 1999-02-25 KR KR1020007009376A patent/KR100604180B1/ko not_active IP Right Cessation
-
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- 2000-08-25 US US09/645,763 patent/US6472696B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100771871B1 (ko) * | 2006-05-24 | 2007-11-01 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1060474A2 (de) | 2000-12-20 |
| KR100604180B1 (ko) | 2006-07-25 |
| WO1999044204A2 (de) | 1999-09-02 |
| DE19807920A1 (de) | 1999-09-02 |
| US6472696B1 (en) | 2002-10-29 |
| JP2002505516A (ja) | 2002-02-19 |
| WO1999044204A3 (de) | 1999-10-14 |
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