EP1060474A2 - Speicherzellenanordnung und entsprechendes herstellungsverfahren - Google Patents

Speicherzellenanordnung und entsprechendes herstellungsverfahren

Info

Publication number
EP1060474A2
EP1060474A2 EP99916757A EP99916757A EP1060474A2 EP 1060474 A2 EP1060474 A2 EP 1060474A2 EP 99916757 A EP99916757 A EP 99916757A EP 99916757 A EP99916757 A EP 99916757A EP 1060474 A2 EP1060474 A2 EP 1060474A2
Authority
EP
European Patent Office
Prior art keywords
bit line
memory cell
semiconductor substrate
word lines
cell arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP99916757A
Other languages
English (en)
French (fr)
Inventor
Ulrich Zimmermann
Thomas Böhm
Manfred Hain
Armin Kohlhase
Yoichi Otani
Andreas Rusch
Alexander Trüby
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1060474A2 publication Critical patent/EP1060474A2/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Definitions

  • the present invention relates to a memory cell arrangement with a multiplicity of memory cells provided in a semiconductor substrate with bit line trenches running parallel in the longitudinal direction in the main surface of the semiconductor substrate, in the bottoms of which a first conductive region is provided, in the crowns of which a second conductive region of the same conductivity type as each the first conductive region is provided and in the walls of which an intermediate channel region is provided, and with word lines running in the transverse direction along the main surface of the semiconductor substrate through certain bit line trenches for driving transistors provided there.
  • DE 195 10 042 discloses a read-only memory cell arrangement in which the memory cells are arranged in rows running in parallel, longitudinal trenches being provided which run essentially parallel to the rows.
  • the Rows are alternately arranged on the main surface between adjacent longitudinal trenches and on the bottom of the longitudinal trenches.
  • Isolation structures are provided for mutual isolation of the memory cells, each of which comprises a MOS transistor.
  • Word lines run across the rows and are each connected to the gates of MOS transistors arranged in different rows.
  • the minimum space requirement per memory cell is theoretically 2 F 2 , where F is the minimum structure size of the technology.
  • a read-only memory cell arrangement which has first memory cells with a vertical MOS transistor and second memory cells without a vertical MOS transistor.
  • the memory cells are arranged along opposite flanks of strip-shaped, parallel insulation trenches. If the width and spacing of the isolation trenches are chosen to be the same size, the minimum space requirement per memory cell is theoretically 2F 2 , where F is the minimum structure size of the technology.
  • the problem underlying the present invention is that in such cell arrangements with line areas that run parallel to the longitudinal trenches alternately on the trench crowns and the trench bottoms, the word lines running at a certain distance from one another perpendicular to it, the silicon on the trench walls between the word lines does not is covered by gate electrodes. If charges are present in the insulation oxides, spacer oxides or other layers that are deposited in the further manufacturing process before, a channel can form there, which leads to unacceptable leakage currents between the conductive areas on the trench crowns and trench bottoms.
  • the object on which the present invention is based is therefore generally to specify a storage line arrangement which can be produced simply and reliably and a corresponding production method, these leakage currents being able to be significantly reduced without a great deal of process expenditure.
  • this object is achieved by the memory cell arrangement specified in claim 1 and the production method specified in claim 5.
  • the memory cell arrangement according to the invention has the advantage over the known memory cell arrangements that the leakage currents on the relevant trench walls can be significantly reduced without the process being significantly more complex.
  • the vertical components are essentially protected by the word lines which have already been applied if it is ensured that the direction of implantation lies in a plane which passes essentially perpendicularly through the center of the word lines.
  • the direction of implantation should be chosen such that there is essentially no dopant under the word lines in the vertical components already manufactured, i.e. Transistors.
  • sensitive peripheral or planar components should be protected if necessary.
  • two implantations are carried out to introduce the additional dopant, which are inclined in opposite directions to the vertical to the main surface of the semiconductor substrate.
  • the implantation is carried out in a self-adjusting manner with respect to the word lines already present. This has the advantage that masking of the word lines can be dispensed with and the additional outlay is therefore very low.
  • the implantation takes place in a separate photo plane.
  • This own photo plane should at least protect peripheral and / or planar components on which the additional implantations could have negative effects.
  • FIG. 1 shows a plan view of a cell array according to an embodiment of the memory cell arrangement according to the invention
  • FIG. 2 is a vertical cross-sectional view of the cell array along line AA 'of FIG. 1; and 3 is a vertical cross-sectional view of the cell array along line BB 'of FIG. 1.
  • FIG. 1 is a top view of a cell array in accordance with an embodiment of the memory cell arrangement according to the invention.
  • la-ld bit line trenches, 2a-2c word lines, 3a-3c denote exposed tires between word lines 2a to 2c, 10 a semiconductor substrate, S a memory cell and F the minimum structure width.
  • bit line trenches la-ld run parallel to one another, in the bottoms of which a lower bit line (15a-15d in FIGS. 2 and 3) is provided.
  • An upper bit line (20a-20d in FIGS. 2 and 3) is provided in the crowns of the bit line trenches la-ld, and a channel region is provided in the walls of the bit line trenches la-ld, namely that between the lower bit lines and the upper ones Bit lines lying respective area.
  • word lines 2a-2c which are isolated at least downwards, for driving the corresponding transistors of the memory cells, the structure of which is explained in more detail in connection with FIG. 2.
  • FIG. 2 is a vertical cross-sectional view of the cell array along line A-A 'of FIG. 1.
  • 10 designates a semiconductor substrate, 15a-15d the lower bit lines, 20a-20e the upper bit lines, 55 the upper insulation of the upper bit lines 20a-20e with respect to the word lines 2a-2c, 22 a gate oxide and 16 an insulating trench filling material .
  • the memory cells are each arranged on opposite walls of the bit line trenches la-ld.
  • the memory cells include first memory cells (e.g. in the bit line trenches la, lc, ld) in which a first logic value is stored and which have at least one vertical transistor.
  • This vertical transistor is realized in that the word line extends into the trench over the corresponding channel region as a gate contact.
  • the gate oxide layer 22 is provided between the respective gate contacts and the channel regions.
  • the memory cells comprise second memory cells (e.g. in the bit line trench 1b), in which a second logic value is stored and which have no vertical transistor.
  • FIG. 3 is a vertical cross-sectional view of the cell array along line B-B 'of FIG. 1.
  • the strips between the word lines 2a-2c have a silicon region which is not covered by gates and which between undesired leakage currents the trench crowns and the trench bottoms is at risk, namely, for example, charges in an oxide to be subsequently deposited thereon.
  • a dopant corresponding to the well doping in the cell field e.g. In the case of a p-well, boron was additionally introduced over a large area into the trench walls of the bit line trenches la-ld, which lie between the word lines 2a-2c, in order to obtain the corresponding one there
  • implanting II, 12 of the additional dopant into the trench walls which run between the word lines the direction of implantation being in a plane perpendicular to the word lines and inclined as far as possible from the vertical in order to project the area dose high the vertical trench walls without too much shading through the web edges.
  • two implantations II, 12 are carried out for introducing the additional dopant, which are inclined in opposite directions to the vertical to the main surface of the semiconductor substrate 10, so that both trench walls are reached.
  • the implantation is carried out in a self-adjusting manner with respect to the word lines 2a-2c. In order to prevent the dopant from leaking into the adjacent channels, this step should be carried out after the gate stack has been annealed.
  • the implantation can also take place in a separate photo plane in which at least planar and / or peripheral components are protected against the implantations.
  • the additional dopant can in principle also be introduced in an oven process.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung schafft eine Speicherzellenanordnung mit einer Vielzahl von in einem Halbleitersubstrat (10) vorgesehenen Speicherzellen (S) mit in Längsrichtung in der Hauptfläche des Halbleitersubstrats (10) parallel verlaufenden Bitleitungsgräben (1a-1d), in deren Böden jeweils ein erstes leitendes Gebiet (15a-15d) vorgesehen ist, in deren Kronen jeweils ein zweites leitendes Gebiet (20a-20e) vom gleichen Leitungstyp wie das erste leitende Gebiet vorgesehen ist und in deren Wänden jeweils ein dazwischenliegendes Kanalgebiet vorgesehen ist, und in Querrichtung entlang der Hauptfläche des Halbleitersubstrats (10) durch bestimmte Bitleitungsgräben (1a, 1c, 1d) verlaufende Wortleitungen (2a-2c) zur Ansteuerung von dort vorgesehenen Transistoren. In die Grabenwände der Bitleitungsgräben (1a-1d), welche zwischen den Wortleitungen (2a-2c) liegen, ist ein zusätzlicher Dotierstoff eingebracht, um dort die entsprechende Transistor-Einsatzspannung zur Unterdrückung von Leckströmen zu erhöhen.

Description

Beschreibung
Speicherzellenanordnung und entsprechendes Herstellungsverfahren
Die vorliegende Erfindung betrifft eine Speicherzellenanordnung mit einer Vielzahl von in einem Halbleitersubstrat vorgesehenen Speicherzellen mit in Längsrichtung in der Hauptfläche des Halbleitersubstrats parallel verlaufenden Bitleitungsgräben, in deren Böden jeweils ein erstes leitendes Gebiet vorgesehen ist, in deren Kronen jeweils ein zweites leitendes Gebiet vom gleichen Leitungstyp wie das erste leitende Gebiet vorgesehen ist und in deren Wänden jeweils ein dazwischenliegendes Kanalgebiet vorgesehen ist, und mit in Querrichtung entlang der Hauptfläche des Halbleitersubstrats durch bestimmte Bitleitungsgräben verlaufenden Wortleitungen zur Ansteuerung von dort vorgesehenen Transistoren.
Obwohl auf Speicher aus einem beliebigen Grundmaterial anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf einen Speicher auf Siliziumbasis erläutert.
Anfänglich basierten die Speicherzellenanordnungen überwiegend auf planaren Konzepten. Unter der Vorgabe einer ständig größer werdenden Packungsdichte ist es zunächst für MaskROM- Anwendungen (Festwertspeicher) und später für Speicher mit wahlfreiem Zugriff (RAM-Speicher) vorgeschlagen worden, die Zellfläche des Speichers durch das Einbringen paralleler
Längsgräben zu falten und somit die Projektion der Zellfläche auf die Waferoberflache um bis zu 50% zu reduzieren.
Die DE 195 10 042 offenbart eine Festwertspeicherzellanord- nung, bei der die Speicherzellen in parallel verlaufenden Zeilen angeordnet sind, wobei Längsgräben vorgesehen sind, die im wesentlichen parallel zu den Zeilen verlaufen. Die Zeilen sind dabei jeweils abwechselnd auf der Hauptfläche zwischen benachbarten Längsgräben und auf dem Boden der Längsgräben angeordnet. Isolationsstrukturen sind zu gegenseitigen Isolation der Speicherzellen, die jeweils einen MOS- Transistor umfassen, vorgesehen. Quer zu den Zeilen verlaufen Wortleitungen, die jeweils mit den Gates von in unterschiedlichen Zeilen angeordneten MOS-Transistoren verbunden sind. Hierbei ist der minimale Platzbedarf pro Speicherzelle theoretisch 2 F2, wobei F die minimale Strukturgröße der Techno- logie ist.
Aus der DE 195 14 834 ist eine Festwertspeicherzellanordnung bekannt, die erste Speicherzellen mit einem vertikalen MOS- Transistor und zweite Speicherzellen ohne einen vertikalen MOS-Transistor aufweist. Die Speicherzellen sind entlang gegenüberliegenden Flanken von streifenförmigen, parallel verlaufenden Isolationsgräben angeordnet. Werden Breite und Abstand der Isolationsgräben gleich groß gewählt, so ist der minimale Platzbedarf pro Speicherzelle theoretisch 2F2, wobei F die minimale Strukturgröße der Technologie ist.
Die der vorliegenden Erfindung zugrundeliegende Problematik besteht darin, daß bei solchen Zellenanordnungen mit Leitungsgebieten, die parallel zu den Längsgräben alternierend auf den Grabenkronen und den Grabenböden verlaufen, wobei die Wortleitungen mit bestimmtem Abstand zueinander senkrecht dazu verlaufen, das Silizium an den Grabenwänden zwischen den Wortleitungen nicht durch Gateelektroden abgedeckt ist. Bei Vorhandensein von Ladungen in den Isola-tionsoxiden, Spacer- oxiden oder anderen Schichten, die im weiteren Fertigungsprozeß davor abgeschieden werden, kann sich dort ein Kanal bilden, der zu inakzeptablen Leckströmen zwischen den leitenden Gebieten auf den Grabenkronen und Grabenböden führt.
Es wurde versucht, dieses Problem dadurch zu lösen, daß eine hohe Grunddotierung des Siliziums im Zellenfeld vorgesehen wird. Dies hat jedoch üblicherweise nachteilige Auswirkungen auf die vertikalen Bauelemente. Weiterhin wurde eine Minimie- rung der Ladungsdichte in den Oxiden angestrebt, was die entsprechenden Prozesse verteuert und nicht zuverlässig von vor- neherem kontrollierbar ist.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht also allgemein darin, eine einfach und zuverlässig herstellbare Speicherzeilenanordnung sowie ein entsprechendes Herstellungsverfahren anzugeben, wobei diese Leckstrome ohne größeren Prozeßaufwand deutlich reduzierbar sind.
Erfmdungsgemäß wird diese Aufgabe durch die m Anspruch 1 angegebene Speicherzellenanordnung sowie das m Anspruch 5 angegebene Herstellungsverfahren gelost.
Die erfmdungsgemaße Speicherzellenanordnung weist gegenüber den bekannten Speicherzellenanordnungen den Vorteil auf, daß die Leckstrome an den betreffenden Grabenwanden deutlich reduziert werden können, ohne daß der Prozeß wesentlich aufwen- diger ist. Die vertikalen Bauelemente sind bei dem erfin- dungsge aßen Herstellungsverfahren im wesentlichen durch die bereits aufgebrachten Wortleitungen geschützt, wenn dafür gesorgt wird, daß die Implantationsrichtung m einer Ebene liegt, die die Mitte der Wortleitungen im wesentlichen senk- recht durchsetzt. Mit anderen Worten sollte die Implantationsrichtung derart gewählt sein, daß im wesentlichen kein Dotierstoff unter die Wortleitungen in die bereits hergestellten vertikalen Bauelemente, d.h. Transistoren, gelangen kann. Zudem sollten ggfs. empfindliche periphere oder planare Bauelemente geschützt werden.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht allgemein darin, daß m die Grabenwande der Bitleitungsgräben, welche zwischen den Wortleitungen liegen, ein zusatzli- eher Dotierstoff eingebracht ist, um dort die entsprechende Transistor-Einsatzspannung zur Unterdrückung von Leckstromen zu erhohen. In den jeweiligen Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angegebenen Speicherzellenanordnung bzw. des in Anspruch 5 angege- benen Herstellungsverfahrens.
Gemäß einer bevorzugten Weiterbildung werden zur Einbringung des zusätzlichen Dotierstoffs zwei Implantationen durchgeführt, welche in entgegengesetzte Richtungen gegen die Verti- kale zur Hauptfläche des Halbleitersubstrats geneigt sind.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Implantieren auf selbstjustierende Art und Weise bezüglich der bereits vorhandenen Wortleitungen. Dies hat den Vorteil, daß auf eine Maskierung der Wortleitungen verzichtet werden kann und somit der Zusatzaufwand sehr gering ist.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Implantieren in einer eigenen Fotoebene. Diese eigene Foto- ebene sollte zumindest periphere und/oder planare Bauelemente schützen, auf die die zusätzlichen Implantationen nachteilige Auswirkungen haben könnten.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
Es zeigen:
Fig. 1 eine Aufsicht auf ein Zellenfeld gemäß einer Ausführungsform der erfindungsgemäßen Speicherzellenanordnung;
Fig. 2 eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie A-A' von Fig. 1; und Fig. 3 eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie B-B' von Fig. 1.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. 1 ist eine Aufsicht auf ein Zellenfeld gemäß einer Aus- führungsform der erfindungsgemäßen Speicherzellenanordnung.
In Fig. 1 bezeichnen la - ld Bitleitungsgräben, 2a - 2c Wortleitungen, 3a - 3c freiliegende Sreifen zwischen den Wortleitungen 2a bis 2c, 10 ein Halbleitersubstrat, S eine Speicherzelle und F die minimale Strukturbreite.
Das Zellenfeld von Fig. 1 weist eine Vielzahl von in einem Halbleitersubstrat 10 vorgesehenen direkt aneinander angrenzenden Speicherzellen auf, wobei aus Übersichtlichkeitsgründen nur die Speicherzelle S bezeichnet ist. In Längsrichtung in der Hauptfläche des Halbleitersubstrats 10 verlaufen par- allel zueinander die Bitleitungsgräben la-ld, in deren Böden jeweils eine untere Bitleitung (15a-15d in Fig. 2 und 3) vorgesehen ist. In den Kronen der Bitleitungsgräben la-ld ist jeweils eine obere Bitleitung (20a-20d in Fig. 2 und 3) vorgesehen, und in den Wänden der Bitleitungsgräben la-ld ist jeweils ein Kanalgebiet vorgesehen, nämlich das zwischen den unteren Bitleitungen und den oberen Bitleitungen liegende jeweilige Gebiet.
In Querrichtung A-A' entlang der Hauptfläche des Halbleiter- substrats 10 durch bestimmte Bitleitungsgräben la-ld hindurch verlaufen zumindest nach unten isolierte Wortleitungen 2a-2c zur Ansteuerung der entsprechenden Transistoren der Speicherzellen, deren Aufbau im Zusammenhang mit Fig. 2 näher erläutert wird.
Im folgenden werden die Dimensionsverhältnisse beim Zellenfeld gemäß dieser Ausführungsform der erfindungsgemäßen Spei- cherzellenanordnung näher erläutert. Die Sohlen der Bitleitungsgräben la-ld, die Kronen der Bitleitungsgräben la-ld und die Wortleitungen 2a-2c sowie die Streifen 3a-3c zwischen den Wortleitungen weisen jeweils eine minimale Strukturbreite F auf. Jede Speicherzelle S nimmt somit einen Bereich von 2 F" ein.
Fig. 2 ist eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie A-A' von Fig. 1.
In Fig. 2 bezeichnen 10 ein Halbleitersubstrat, 15a - 15d die unteren Bitleitungen, 20a - 20e die oberen Bitleitungen, 55 die obere Isolation der oberen Bitleitungen 20a - 20e gegenüber den Wortleitungen 2a-2c, 22 ein Gateoxid und 16 ein iso- lierendes Grabenfüllmaterial.
Wie aus Fig. 2 ersichtlich, sind die Speicherzellen jeweils an gegenüberliegenden Wänden der Bitleitungsgräben la-ld angeordnet. Dabei umfassen die Speicherzellen erste Speicher- zellen (z.B. in den Bitleitungsgräben la, lc, ld) , in denen ein erster logischer Wert gespeichert ist und die mindestens einen vertikalen Transistor aufweisen. Dieser vertikale Transistor ist dadurch realisiert, daß sich die Wortleitung in den Graben über das entsprechende Kanalgebiet als Gatekontakt erstreckt. Zwischen den jeweiligen Gatekontakten und den Kanalgebieten ist dabei die Gateoxidschicht 22 vorgesehen. Weiterhin umfassen die Speicherzellen zweite Speicherzellen (z.B. in dem Bitleitungsgräben lb) , in denen ein zweiter logischer Wert gespeichert ist und die keinen vertikalen Tran- sistor aufweisen.
Fig. 3 ist eine vertikale Querschnittsansicht des Zellenfelds entlang der Linie B-B' von Fig. 1.
Wie Fig. 3 entnehmbar, weisen die Streifen zwischen den Wortleitungen 2a-2c ein nicht durch Gates abgedecktes Siliziumgebiet auf, das hinsichtlich ungewollter Leckströme zwischen den Grabenkronen und den Grabenböden gefährdet ist, nämlich beispielsweise von Ladungen in einem später darauf abzuscheidendem Oxid.
Hier setzt die vorliegende Erfindung an. Zweckmäßigerweise nach der Gatestackstrukturierung wird ein der Wannendotierung im Zellenfeld entsprechender Dotierstoff, z.B. Bor im Fall einer p-Wanne, großflächig in die Grabenwände der Bitleitungsgräben la-ld, welche zwischen den Wortleitungen 2a-2c liegen, zusätzlich eingebracht, um dort die entsprechende
Transistor-Einsatzspannung dieser offenliegenden Siliziumgebiete zur Unterdrückung von Leckströmen zu erhöhen.
Dies geschieht durch Implantieren II, 12 des zusätzlichen Do- tierstoffs in die Grabenwände, welche zwischen den Wortleitungen verlaufen, wobei die Implantationsrichtung dabei in einer zu den Wortleitungen senkrechten Ebene und soweit wie möglich gegen die Vertikale geneigt ist, um eine hohe Projektion der Flächendosis auf die vertikalen Grabenwände ohne zu starke Abschattung durch die Stegkanten zu erreichen. Insbesondere werden zur Einbringung des zusätzlichen Dotierstoffs zwei Implantationen II, 12 durchgeführt, welche in entgegengesetzte Richtungen gegen die Vertikale zur Hauptfläche des Halbleitersubstrats 10 geneigt sind, so daß beide Grabenwände erreicht werden.
Das Implantieren erfolgt auf selbstjustierende Art und Weise bezüglich der Wortleitungen 2a-2c. Um ein Auslaufen des Dotierstoffs in die benachbarten Kanäle zu verhindern, sollte dieser Schritt nach dem Annealen des Gatestack erfolgen.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi- fizierbar. Obwohl in bezug auf einen Festwertspeicher beschrieben, ist die vorliegende Erfindung auch auf entsprechende andere Speicher mit Bitleitungsgräben anwendbar.
Insbesondere sind die angegebenen Grundmaterialien und Zusatzmaterialien nur beispielhaft und können durch geeignete andere Materialien ersetzt werden.
Auch kann das Implantieren in einer eigenen Fotoebene erfol- gen, in der zumindest planare und/oder periphere Bauelemente gegenüber den Implantationen geschützt werden.
Schließlich kann das Einbringen des zusätzlichen Dotierstoffs prinzipiell auch in einem Ofenprozeß erfolgen.

Claims

Patentansprüche
1. Speicherzellenanordnung mit einer Vielzahl von in einem Halbleitersubstrat (10) vorgesehenen Speicherzellen (S) mit: in Längsrichtung in der Hauptfläche des Halbleitersubstrats (10) parallel verlaufenden Bitleitungsgräben (la-ld), in deren Böden jeweils ein erstes leitendes Gebiet (15a-15d) vorgesehen ist, in deren Kronen jeweils ein zweites leitendes Gebiet (20a-20e) vom gleichen Leitungstyp wie das erste lei- tende Gebiet vorgesehen ist und in deren Wänden jeweils ein dazwischenliegendes Kanalgebiet vorgesehen ist; und in Querrichtung entlang der Hauptfläche des Halbleitersubstrats (10) durch bestimmte Bitleitungsgräben (la, lc, ld) verlaufende Wortleitungen (2a-2c) zur Ansteuerung von dort vorgesehenen Transistoren; d a d u r c h g e k e n n z e i c h n e t , daß in die Grabenwände der Bitleitungsgräben (la-ld), welche zwischen den Wortleitungen (2a-2c) liegen, ein zusätzlicher Do- tierstoff eingebracht ist, um dort die entsprechende Transi- stor-Einsatzspannung zur Unterdrückung von Leckströmen zu erhöhen.
2. Speicherzellenanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Spei- cherzellenanordnung eine Festwert-Speicherzellenanordnung mit Speicherzellen (S) einer Zellengröße von 2F2 ist, wobei F die minimale Strukturbreite ist.
3. Speicherzellenanordnung Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die Speicherzellen jeweils an gegenüberliegenden Wänden der Bitleitungsgräben (la-ld) angeordnet sind.
4. Speicherzellenanordnung nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß die Speicherzellen (S) erste Speicherzellen, in denen ein erster logischer Wert gespeichert ist und die mindestens einen verti- kalen Transistor aufweisen, und zweite Speicherzellen, in denen ein zweiter logischer Wert gespeichert ist und die keinen vertikalen Transistor aufweisen, umfassen.
5. Verfahren zur Herstellung einer Speicherzellenanordnung nach mindestens einem der vorhergehenden Ansprüche mit den Schritten:
Bereitstellen des Halbleitersubstrats (10) ; Bilden der Bitleitungsgräben (la-ld) in der Hauptfläche des Halbleitersubstrats (10);
Bilden der ersten (15a-15d) und zweiten (20a-20d) leitenden
Gebiete vorzugsweise durch gleichzeitige Implantation oder
Diffusion;
Bilden der Transistoren an bestimmten Orten in den jeweiligen Bitleitungsgräben (la-le); und
Bilden der Wortleitungen (2a-2c) ; g e k e n n z e i c h n e t durch den Schritt Einbringen, vorzugsweise Implantieren (II, 12), des zusätzlichen Dotierstoffs in die Grabenwände, welche zwischen den Wortleitungen verlaufen, um dort die entsprechende Transistor-Einsatzspannung zu erhöhen.
6. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t , daß zur Ein- bringung des zusätzlichen Dotierstoffs zwei Implantationen (II, 12) durchgeführt werden, welche in entgegengesetzte Richtungen gegen die Vertikale zur Hauptfläche des Halbleitersubstrats (10) geneigt sind.
7. Verfahren nach Anspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t , daß das Implantieren auf selbstjustierende Art und Weise bezüglich der Wortleitungen (2a-2c) erfolgt.
8. Verfahren nach Anspruch 5, 6 oder 7, d a d u r c h g e k e n n z e i c h n e t , daß das Implantieren in einer eigenen Fotoebene erfolgt.
EP99916757A 1998-02-25 1999-02-25 Speicherzellenanordnung und entsprechendes herstellungsverfahren Ceased EP1060474A2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19807920A DE19807920A1 (de) 1998-02-25 1998-02-25 Speicherzellenanordnung und entsprechendes Herstellungsverfahren
DE19807920 1998-02-25
PCT/DE1999/000517 WO1999044204A2 (de) 1998-02-25 1999-02-25 Speicherzellenanordnung und entsprechendes herstellungsverfahren

Publications (1)

Publication Number Publication Date
EP1060474A2 true EP1060474A2 (de) 2000-12-20

Family

ID=7858873

Family Applications (1)

Application Number Title Priority Date Filing Date
EP99916757A Ceased EP1060474A2 (de) 1998-02-25 1999-02-25 Speicherzellenanordnung und entsprechendes herstellungsverfahren

Country Status (6)

Country Link
US (1) US6472696B1 (de)
EP (1) EP1060474A2 (de)
JP (1) JP2002505516A (de)
KR (1) KR100604180B1 (de)
DE (1) DE19807920A1 (de)
WO (1) WO1999044204A2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063025B4 (de) * 2004-07-27 2010-07-29 Hynix Semiconductor Inc., Icheon Speicherbauelement und Verfahren zur Herstellung desselben
KR100771871B1 (ko) * 2006-05-24 2007-11-01 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자
KR101052871B1 (ko) * 2008-05-07 2011-07-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04226071A (ja) * 1990-05-16 1992-08-14 Ricoh Co Ltd 半導体メモリ装置
JPH04354159A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05343680A (ja) * 1992-06-10 1993-12-24 Kawasaki Steel Corp 半導体装置の製造方法
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
DE19510042C2 (de) * 1995-03-20 1997-01-23 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19514834C1 (de) * 1995-04-21 1997-01-09 Siemens Ag Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19609678C2 (de) * 1996-03-12 2003-04-17 Infineon Technologies Ag Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE19732871C2 (de) * 1997-07-30 1999-05-27 Siemens Ag Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9944204A2 *

Also Published As

Publication number Publication date
JP2002505516A (ja) 2002-02-19
KR100604180B1 (ko) 2006-07-25
WO1999044204A3 (de) 1999-10-14
WO1999044204A2 (de) 1999-09-02
US6472696B1 (en) 2002-10-29
DE19807920A1 (de) 1999-09-02
KR20010041278A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
EP0930654B1 (de) Dreidimensionale Halbleiter-Speicherzellenanordnung und Verfahren zu ihrer Herstellung
DE3037431C2 (de)
DE2502235C2 (de)
DE69218048T2 (de) Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle und dadurch hergestellte Speicherzelle
DE19808182C1 (de) Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE69013094T2 (de) Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.
DE4214923C2 (de) Masken-ROM-Einrichtung und ein Verfahren zu deren Herstellung
WO2003001600A2 (de) Speicherzelle, speicherzellenanordnung und herstellungsverfahren
DE4234142A1 (de) Verfahren zur herstellung eines halbleiterwafers
EP1719184B1 (de) Hochvolt-pmos-transistor
DE10362018A1 (de) Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
EP0788165A2 (de) Speicherzellenanordnung und Verfahren zu deren Herstellung
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
EP1179849A2 (de) Speicherzelle und Herstellungsverfahren
DE69207386T2 (de) Verfahren zur Herstellung hochintegrierter kontaktloser EPROM's
EP0623960B1 (de) IGBT mit mindestens zwei gegenüberliegenden Kanalgebieten pro Sourcegebiet und Verfahren zu dessen Herstellung
EP1078402B1 (de) Halbleiteranordnung mit gräben zur trennung von dotierten gebieten
EP0810673B1 (de) Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren
EP1060515A1 (de) Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung
DE4123158C2 (de) Verfahren zur Herstellung von zueinander parallel ausgerichteten Leiterschichtabschnitten
DE68911418T2 (de) Hochintegrierte EPROM-Speicheranordnung mit einem grossen Kopplungsfaktor.
DE10143235A1 (de) Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes
DE3780298T2 (de) Nichtfluechtiger speicher mit isoliertem gate ohne dickes oxid.
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
WO2004003979A2 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20000825

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): DE FR GB IT

17Q First examination report despatched

Effective date: 20080218

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN REFUSED

18R Application refused

Effective date: 20090615