KR19990028565A - 판독전용 메모리 셀장치를 제조하기 위한 방법 - Google Patents

판독전용 메모리 셀장치를 제조하기 위한 방법 Download PDF

Info

Publication number
KR19990028565A
KR19990028565A KR1019970709885A KR19970709885A KR19990028565A KR 19990028565 A KR19990028565 A KR 19990028565A KR 1019970709885 A KR1019970709885 A KR 1019970709885A KR 19970709885 A KR19970709885 A KR 19970709885A KR 19990028565 A KR19990028565 A KR 19990028565A
Authority
KR
South Korea
Prior art keywords
doped
trench
mask
strip
layer
Prior art date
Application number
KR1019970709885A
Other languages
English (en)
Other versions
KR100417451B1 (ko
Inventor
프란츠 호프만
볼프강 뢰스너
볼프강 크라우트슈나이더
로타르 리슈
Original Assignee
디어터 크리스트, 베르너 뵈켈
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 디어터 크리스트, 베르너 뵈켈, 지멘스 악티엔게젤샤프트 filed Critical 디어터 크리스트, 베르너 뵈켈
Publication of KR19990028565A publication Critical patent/KR19990028565A/ko
Application granted granted Critical
Publication of KR100417451B1 publication Critical patent/KR100417451B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

판독전용 메모리 셀구조를 형성하기 위하여, 스트립형 홈은 반도체 기판에서 에칭되며, 기억셀은 이들 홈의 측면상에 형성되는 플로팅 게이트(11)를 가진 수직 MOS 트랜지스터를 각각 포함한다. MOS 트랜지스터의 소오스/드레인 영역은 단지 하나의 마스크만을 사용하는 자체 정렬방식으로 홈(7)의 베이스에서 그리고 인접 홈(7)사이에서 도핑된 스트립형 영역으로써 형성된다. 홈(7)의 폭 및 홈 사이의 공간은 메모리 셀구조가 2F2(F는 구조의 최소 크기)의 공간으로 제조될 수있도록 동일하다.

Description

판독전용 메모리 셀장치를 제조하기 위한 방법
소위 EEPROM라 불리는 전기적으로 기록 및 소거가능한 실리콘 기술을 이용한 판독전용 메모리 셀을 가진 판독전용 메모리 셀 장치는 많은 응용분야에서 필요로한다. 저장된 데이터는 공급전압이 인가되지 않을 때조차 이들 EEPROM 장치에 남아있다.
현재까지는 메모리 셀이 채널영역상에 제 1유전체, 플로팅 게이트, 제 2유전체 및 제어 게이트를 갖는 MOS 트랜지스터에 의해 제조된다. 만일 전하가 플로팅 게이트상에 저장된다면, 이 전하는 MOS 트랜지스터의 임계전압에 영향을 미친다. 이러한 메모리 셀 구조에 있어서, "플로팅 게이트상에 전하가 저장된" 상태는 제 1논리값으로 할당되며, "플로팅 게이트상에 전하가 저장되지 않은" 상태는 제 2논리값으로 할당된다. 정보는 Fowler-Nordheim 터널링 전류를 사용함으로써, 또는 "열전자" 전류에 의해 메모리 셀내에 기억되며, 이 전류에 의해 전자는 플로팅 게이트상에 주입된다. 정보는 제 1유전체를 통해 터널링 전류에 의해 소거된다. 적어도 8개의 EEPROM 트랜지스터는 NAND 구조에서 직렬로 서로 접속된다.
MOS 트랜지스터는 평면 MOS 트랜지스터로써 설계되며, 평면 셀 구조로 배열된다. 따라서, 메모리 셀에서 요구되는 최소영역은 4F2와 동일하며, F는 각각의 기술에서 가장 작은 제조가능한 구조의 크기이며, 이러한 형태의 EEPROM 구조는 현재 32Mbit의 최대 데이터 용량을 위해 제공된다.
JP-A 3-1574는 반도체 기판의 주표면에 수직하며 플로팅 게이트 및 제어 게이트를 가지는 MOS 트랜지스터를 메모리 셀로써 포함하는 전기적으로 기록 및 소거가능한 판독전용 메모리 셀 구조를 개시하고 있다. 본질적으로 평행한 스트립형 트렌치는 기판내에 형성된다. 수직 MOS 트랜지스터는 트렌치의 측면상에 배열된다. 이러한 경우에, 메모리 셀은 각 경우에 트렌치의 반대 측면상에 배열된다. MOS 트랜지스터의 소오스 및 드레인 영역을 포함하는 도핑된 스트립형 영역은 각 경우에 트렌치 하부에서 그리고 인접 트렌치사이의 주 표면상에서 연장된다. 이들 도핑된 스트립형 영역은 트렌치가 형성된후 마스크 주입에 의해 형성된다. 마스킹 단계가 사용될때 불가피한 부정확한 정렬때문에, 이 메모리 셀 구조에서 달성될 수있는 패킹 밀도는 제한된다.
US-A 5 049 956은 포인트형 트렌치내에 배열된 플로팅 게이트 및 제어 게이트를 가진 수직 MOS 트랜지스터를 포함하는 전기적으로 기록 및 소거가능한 메모리 셀 구조를 개시하고 있다. 모든 MOS 트랜지스터에 대한 공통 소오스 영역으로써 동작하는 연속적으로 도핑된 층은 트렌치의 하부에 제공된다. 결합 용량을 증가시키기 위해서, 플로팅 게이트는 기판의 표면상에서 돌출된다.
대용량 데이터는 현재 다이나믹 메모리 셀구조(DRAM)에 또는 자기 데이터 캐리어상에 판독 및 소거가능하게 저장될 수있다. DRAM은 저장된 데이터를 유지하기 위하여 공급전압을 계속해서 필요로한다. 대조적으로, 자기 데이터 캐리어는 회전가능한 기록매체를 가진 기계적인 시스템에 기초한다.
본 발명의 목적은 메모리셀당 최저면적으로 형성될 수있는 판독전용 메모리셀 구조를 제조하기 위한 방법을 제공하는데 있다.
이와같은 목적은 본 발명의 청구범위 제 1항에 따른 판독전용 메모리 셀 구조를 제조하는 방법에 의해 달성된다. 더욱이, 본 발명의 다른 특징은 종속청구범위에 의해 달성된다.
본 발명에 따른 방법에 의해 제조되는 전기적으로 기록 및 소거가능한 판독전용 메모리 셀 구조는 바람직하게 단결정 실리콘으로 이루어진 반도체 기판 또는 SOI 기판의 실리콘 층내에 형성된다. 메모리 셀을 가진 셀 어레이는 반도체 기판의 주표면상에 제공된다. 각각의 메모리 셀은 소오스/드레인 영역 및 이 소오스/드레인 영역사이에 배열된 채널영역외에 제 1유전체, 플로팅 게이트, 제 2 유전체 및 제어 게이트를 가지며, 주표면에 수직한 MOS 트랜지스터를 포함한다.
다수의 평행한 스트립형 트렌치는 셀 어레이내에 제공된다. 각 측면에 인접한 도핑된 스트립형 영역은 측면상에 배열된 MOS 트랜지스터의 소오스/드레인 영역을 형성한다. 제 1유전체, 플로팅 게이트, 제 2유전체 및 제어 게이트는 대응하는 소오스/드레인 영역사이의 측면을 따라 각경우에 배열된다. 다수의 메모리 셀은 측면을 따라 각 경우에 배열된다. 플로팅 게이트 및 제어 게이트는 측면을 따라 상호 절연된 인접 메모리 셀이다.
트렌치에 대해 가로로 연장되는 워드라인은 각 워드라인 아래에 배열되는 수직 MOS 트랜지스터의 제어 게이트에 접속된다.
플로팅 게이트는 바람직하게 트렌치의 깊이 방향보다 트렌치의 표면에 수직한 방향에서 넓은 면적을 가진다. 플로팅 게이트는 주표면위에서 돌출된다. 플로팅 게이트 및 제어 게이트사이의 결합용량은 이러한 방식으로 증가될 수있다.
만일 인접 트렌치간의 분리가 트렌치의 폭에 동일하게 선택된다면, 본 발명에 따른 판독전용 메모리 셀 구조는 2F2의 메모리 셀당 최저 공간요구로 자체-정렬 제조방법에 의해 형성될 수있으며, F는 각 기술에서 최소 구조 크기이다. 판독전용 메모리 셀 구조의 자체-정렬제조를 위해 단지 두개의 사진석판 제조 마스크, 즉 트렌치를 에칭하기 위한 마스크와 트렌치에 대해 가로로 연장하는 워드라인을 구조화하기 위한 마스크가 요구된다. 플로팅 게이트는 스페이서 에칭에 의해 형성되어 트렌치의 측면에 자체 정렬된다. 플로팅 게이트 및 제 2 유전체는 워드라인 마스크를 사용함으로써 트렌치의 넓이에 평행하게 구조화된다.
플로팅 게이트를 형성하는 스페이서 에칭은 트렌치 마스크가 제거되기전에 바람직하게 실행된다. 주표면에 수직한 플로팅 게이트의 넓이는 트렌치 마스크의 두께에 의해 조절될 수있다. 트렌치 마스크는 제 2유전체를 형성하는 제 2유전체층을 증착하기 전에 제거된다.
플로팅 게이트의 넓이를 증가시켜 플로팅 게이트 및 제어 게이트사이의 결합용량을 증가시키는 것이 필요하지 않은 경우에, 트렌치 마스크는 플로팅 게이트를 형성하는 제 1 도핑된 폴리실리콘층을 증착하기 전에 제거된다.
본 발명은 첨부된 도면을 참조로하여 이하에서 더 상세히 설명될 것이다.
도 1은 셀 어레이에서 도핑된 영역을 가진 기판을 나타낸 도면.
도 2는 트렌치가 에칭된후 트렌치 마스크를 가진 기판을 나타낸 도면.
도 3은 스트립형 도핑영역이 트렌치의 하부에 형성된후 기판을 나타낸 도면.
도 4는 트렌치의 측면상에 제 1 유전체층 및 도핑된 폴리실리콘 스페이서를 형성한후 기판을 나타낸 도면.
도 5는 제 2유전체층 및 제 2 도핑된 폴리실리콘층을 증착한다음에 기판을 나타낸 도면.
도 6은 전기적으로 기록 및 소거가능한 완성된 판독전용 메모리 셀 구조의 평면도.
예를들어, 5×10`15cm-3의 도판트 농도를 가진 p-도핑된 단결정 실리콘으로 이루어진 기판(1)은 예를들어 50nm 두께의 스크린 산화물(도시안됨)을 가진 주표면(2)상에 제공된다. 3×1017cm-3의 도판트 농도를 가진 p-도핑된 웰(3)은 붕소를 주입한다음 열처리함으로써 형성된다(도 1에 도시됨). 그다음에, 스크린 산화물은 에칭에 의해 제거된다.
절연구조(도시안됨)는 예를들어 LOCOS 방법에 의해 p-도핑된 웰(3)의 에지에 순차적으로 형성된다. 절연구조는 셀 어레이를 위한 영역을 한정한다.
추가 20nm 스크린 산화물(도시안됨)이 형성다음, n+-도핑된 영역(4)은 비소 주입(50kV 및 5×1015cm-2)에 의해 형성된다. n+-도핑된 영역(4)은 1×1021cm-3의 도판트 농도를 가진다. n+-도핑된 영역(4)은 셀 어레이를 위한 영역위에서 주표면(2)까지 연장된다. n+-도핑된 영역(4)의 깊이는 예를들어 200nm와 동일하다.
스크린 산화물이 제거된다음에, SiO2층은 예를들어 800℃의 열산화에 의해 50nm의 두께로 주표면(2)상에 형성되며, 질화물층은 CVD에 의해 50nm의 두께로 형성된다. SiO2층 및 질화물층은 보조층(5)(도 2에 도시됨)을 형성한다.
그 다음에, 트렌치 마스크(6)를 형성하기 위하여, 300nm 두께의 SiO2층은 TEOS 방법에 의해 증착되며, CHF3및 O2를 사용하는 이방성 건식 에칭에 의해 사진인쇄 방법으로 구조화된다.
그다음에, 보조층(5)은 이방성 건식에칭에 의해 트랜치 마스크(6)에 따라 구조화된다. 보조층(5)은 예를들어 CHF3및 O3에 의해 에칭된다. 트렌치 마스크(6)를 구조화하기 위해 사용된 포토레지스트 마스크를 제거한후에, 트렌치 에칭이 수행된다. 트렌치 에칭은 예를들어 HBr, He O2및 NF3를 사용하는 이방성 건식 에칭방법에 의해 수행된다. 이것에 의해, 예를들어 0.6μm 두께를 가진 트렌치(7)가 형성된다. 트렌치(8)는 NAND 셀 어레이의 블록위에서 연장된다. 트렌치(8)는 예를들어 8μm의 길이와 0.4μm의 폭을 가진다. 인접하는 트렌치(7)는 셀 어레이에서 0.4μm 분리되어 배열된다. 트렌치(7)는 사실상 평행하다.
등각 증착에 의해, 20nm 두께의 TEOS층(도시안됨)이 형성된다음, 80nm두께의 Si3N4층이 형성된다. Si3N4스페이서(8)는 CHF3및 O2를 사용하는 이방성 건식 에칭에 의해 트렌치(7) 및 트렌치 마스크(6)(도 3에 도시됨)의 수직 측면상에 형성된다.
그다음에, 스크린 산화물층(9)은 TEOS 방법에 의해 전체 표면상에서 20nm의 두께로 증착된다. 이온주입(5×1015cm-2, 50keV)은 수행되어, n+-도핑된 스트립형 영역(14a)이 트렌치(7)의 하부에 형성된다. 도핑된 영역(14a)은 열처리 단계 의해 활성화된다. 예를들어 1×2021cm-3의 도판트 농도는 도핑된 스트립형 영역(14a)에 설정된다.
Si3N4스페이서(8)는 이온주입동안 트렌치(7)의 측면을 마스킹한다. 이것은 트렌치(7)의 측면상에 형성된 수직 MOS 트랜지스터의 임계전압의 이동을 막는다.
도핑된 스트립형 영역(14b)은 인접 트렌치(7)사이의 n+-도핑된 영역을 구조화함으로써, 트렌치 에칭동안 반도체 기판(1)의 주표면(2)상에 형성된다.
그다음에, 스크린 산화물(9)은 예를들어 HF 디프에서 제거된다. Si3N4스페이서(8)는 H3PO4를 사용하는 습식 화학에칭에 의해 제거된다. 그다음에, 얇은 산화물 서브층은 HF를 사용하는 습식화학에칭에 의해 제거된다. 그다음에, 실리콘 표면은 트렌치(7)의 측면상에 그리고 트렌치(7)의 하부에 덮혀지지 않는다.
SiO2로 이루어진 제 1유전체층(10)은 예를들어 800℃의 열적 산화에 의해 적어도 노출된 실리콘표면상에 형성된다. 제 1 유전체층(10)은 예를들어 10nm의 두께를 가진 측면상에 형성된다. 도핑된 스트립형 영역(14a)의 도핑이 트렌치(7)의 하부에서 증가하기 때문에, 제 1 유전체층은 50nm의 두께로 형성된다.
도핑된 폴리실리콘 스페이서(11)는 100nm의 두께를 가진 도핑된 인-시튜 폴리실리콘층의 증착을 수행한다음에 이방성 후방 에칭(etching-back)을 수행함으로써 트렌치의 측면상에 형성된다.
도핑된 폴리실리콘 스페이서를 형성하기 위하여, 외부수단에 의해 순차적으로 도핑되는 비도핑된 폴리실리콘층을 증착하는 것이 가능하다.
그다음에, 트렌치 마스크(6)는 예를들어 HF 증기를 사용하는 습식 에칭에 의해 제거된다. 이와같은 에칭에서, TEOS 방법으로 증착된 SiO2는 열적 SiO2에 대해 선택적으로 제거된다. 도핑된 스트립형 영역(14a,14b)상의 보조층(5) 및 제 1유전체층(10)은 상기 에칭동안 공격되지 않는다(도 5에 도시됨). 더욱이, 이와같은 에칭은 폴리실리콘에 대해 선택적이다. 트렌치 마스크(6)가 제거된다음에, 도핑된 폴리실리콘 스페이서(11)는 주표면(2)사에서 돌출된다. 주표면(2)에 수직한 방향에서 폴리실리콘 스페이서(11)의 넓이는 트렌치 마스크(6)의 두께 의해 결정된다.
그다음에, 제 2 유전체층(12)은 전체 표면위에 형성된다. 제 2 유전체층(12)은 제 SiO2층, Si3N4층 및 제 2 SiO2층으로 이루어진 다중층으로써 형성된다. 이러한 경우에, Si3N4층은 CVD 공정으로 증착되며, 제 1 및 제 2 SiO2층은 열적 산화에 의해 형성된다. 제 2유전체층(12)은 8nm 두께로 형성된다.
그다음에, 도핑된 제 2 폴리실리콘층(13)이 증착된다. 도핑된 제 2 폴리실리콘층(13)은 인-시튜 도핑으로 증착된다. 도핑된 제 2 폴리실리콘층(13)은 예를들어 500nm의 두께로 증착된다. 도핑된 제 2 폴리실리콘층(13)은 트렌치(7)를 완전히 충전한다. 또한, 도핑된 제 2 폴리실리콘층(13)은 주표면(2)상의 인접하는 폴리실리콘 스페이서(11)사이의 중간 스페이스를 충전한다.
그다음에, 워드라인 마스크는 예를들어 100nm의 두께로 TEOS SiO2층을 증착하고 사진인쇄 공정단계(도시안됨)를 사용하여 TEOS SiO2층을 구조화함으로써 형성된다. 워드라인 마스크는 트렌치(7)에 대해 가로로 연장되는 워드라인을 한정한다. 제 2 폴리실리콘층(13)은 예를들어 HBr, Cl2및 He를 사용하는 이방성 건식 에칭방법으로 구조화되며, 워드라인 마스크는 에칭 마스크로써 사용되다. 이것은 트렌치(도 6의 평면도에 도시됨)에 대해 가로로 연장되는 워드라인(13a)을 형성하며, 트렌치(7)에 제어 게이트를 형성한다. 에칭은 제 2유전체층(12)의 표면이 노출되자마자 중지된다.
그다음에, 제 2유전체층(12)은 ONO의 경우에서 예를들어 CHF3및 O2을 사용하는 추가 건식 에칭방법에 의해 에칭된다. 그다음에, 폴리실리콘은 산화물/질화물에 대해 고선택도를 가진 HBr, Cl2및 He에 의해 다시 에칭된다. 이 경우에, 플로팅 게이트 및 제어 게이트는 트렌치의 하부까지 지금 에칭된다. 플로팅 게이트는 이 에칭동안 도핑된 폴리실리콘 스페이서(11)로부터 형성된다.
그다음에, 제 2유전체층(12)은 예를들어 HF 및 H3PO4를 사용하는 습식에칭에 의해 제거된다.
워드라인(13a)의 넓이에 따라 제 2유전체층(12) 및 도핑된 제 2폴리실리콘층(13)의 도핑된 폴리실리콘 스페이서(11)를 구조화하는동안, 제 1유전체층(10)은 트렌치(7)의 인접 워드라인(13a)사이에서 노출된다. 이것은 트렌치(7)가 제 1유전체층(10)까지 인접 워드라인(13a)사이에서 개방된다는 것을 의미한다. 그다음에, 이 중간 스페이서는 예를들어 800nm의 층 두께로 TEOS SiO2층을 증착시키고, 워드라인(13a)의 표면이 노출될때까지(도시안됨) TEOS SiO2층을 후방 에칭함으로써 충전된다.
최종적으로, 붕소-인 실리케이트 유리로 이루어진 평면화된 중간 산화물층은 전체 면적위에 증착되며, 접촉홀은 이 층에서 개방된다. 접촉홀은 워드라인(13a)까지, 트렌치(7)의 하부에 배열된 도핑된 스트립형 영역(14a)까지 및 인접 트렌치(7)사이의 주표면(2)상에 배열되는 도핑된 스트립형 영역(14b)까지 개방된다. 접촉홀은 예를들어 알루미늄으로 충전된다. 금속화 평면은 예를들어 알루미늄층을 증착 및 구조화함으로써 지금 형성된다. 불활성화 층이 최종적으로 형성된다. 이들 표준단계는 상세히 기술되지 않는다.
본 발명에 따라 형성된 판독전용 메모리 셀 구조에 있어서, 개별 메모리 셀은 "수직 그라운드(virtual ground)" 원리에 따라 평가된다. 각각의 도핑된 스트립형 영역(14a, 14b)은 메모리 셀의 두 행으로 배열된다. 주표면상에서 인접 배열된 도핑된 영역(14a)과 하부에서 인접 배열된 도핑된 영역(14b)으로 구성되는 한쌍의 도핑된 스트립형 영역(14a, 14b)은 이경우에 메모리 셀의 한 행으로 명백하게 할당된다. 따라서, 판독전용 메모리 셀 구조가 판독될 때, 워드라인(13a)을 통해 선택한후, 절연 트렌치의 하부에 있는 도핑된 스트립형 영역(14a)과 주표면(2)상에 있는 인접하는 도핑된 스트립형 영역(14b)사이의 전류흐름이 평가된다. 트렌치(7)의 하부와 주표면(2)상에 있는 도핑된 스트립형 영역(14a, 14b)은 기준라인 또는 비트라인으로써 배선구조에 따라 동작한다.
정보는 EEPROM구조의 경우에서와 같이 "열전자" 주입에 의해 메모리 셀에 기록된다. 메모리 셀은 Fowler-Nordheim방법으로 소거된다.
프로그래밍을 하기 위하여, 제 1 공급전압, 예를들어 Vdd는 선택 트랜지스터의 좌측에 있는 도핑된 스트립형 영역(14a, 14b)에 공급되며, 제 2공급전압, 예를들어 Vss는 선택 트랜지스터의 우측에 있는 도핑된 스트립형 영역(14a, 14b)에 공급된다. 예를들어 7볼트의 높은 게이트 전압은 트렌치(7)에 배열되고 제어 게이트로써 동작하는 워드라인(13a)의 부분에 공급된다. 이에 따라, 전자는 연관된 플로팅 게이트에 주입된다.
정보를 소거하기 위하여, 플로팅 게이트는 Fowler-Nordheim 방법에 의해 기판으로 방전된다.
도 6은 본 발명에 따른 판독전용 메모리셀 구조의 셀 어레이의 평면도를 도시한다. 메모리 셀의 셀 크기는 점선으로 표시된다. 메모리 셀의 폭은 트렌치(7) 폭의 절반 더하기 인접 트렌치사이의 분리영역의 절반으로 구성된다. 메모리 셀의 길이는 워드라인(13a)의 폭 더하기 인접 워드라인(13a)사이의 절반 분리영역의 두배로 구성된다. 만일 트렌치(7)가 F의 폭을 가지고 F로 분리되어 형성되고 워드라인(13a)이 F의 폭을 가지고 F로 분리되어 형성된다면(여기서, F는 각 기술에서 최소 구조크기이다), 2F2의 메모리 셀 어레이가 얻어진다.

Claims (4)

  1. 판독전용 메모리구조를 제조하기 위한 방법에 있어서,
    - 제 1유전체(10), 플로팅 게이트(11), 제 2 유전체(12) 및 제어 게이트(13a)를 가지며 반도체 기판(1)의 주표면(2)에 수직한 MOS 트랜지스터를 각각 구비하는 메모셀을 포함하는 셀 어레이는 상기 반도체 기판(1)의 주표면(2)상에 형성되며;
    - 상기 반도체 기판(1)은 셀 어레이 영역에서 적어도 제 1도전형으로 도핑되며;
    - 상기 셀 어레이를 형성하기 위하여, 제 2 도전형으로 도핑되고 전체 셀 어레이상에서 연장되는 영역(4)은 상기 반도체 기판(1)의 주표면(2)상에 형성되며;
    - 트렌치 마스크(6)가 형성되며;
    - 평행한 다수의 스트립형 트렌치(7)는 이방성 건식 에칭공정에 의해 주표면(2)에서 에칭되며, 상기 트렌치 마스크(6)는 에칭 마스크로써 사용되며, 인접하는 상기 트렌치(7)사이의 주표면(2)상에 배열되고 제 2도전형으로 도핑되는 스트립형 영역(14b)은 제 2도전형으로 도핑된 영역(4)을 구조화함으로써 형성되며;
    - 상기 트렌치(7)의 하부에 배열되고 제 2 도전형으로 도핑되는 스트립형 영역(14a)은 이온주입에 의해 형성되며, 상기 트렌치 마스크(6)는 주입 마스크로써 동작하며;
    - 상기 수직 MOS 트랜지스터를 구성하는 상기 제 1유전체(10), 상기 플로팅 게이트(11), 상기 제 2유전체(12) 및 상기 제어 게이트(13a)는 각 경우에 상기 트렌치(7)의 반대 측면상에 형성되며;
    - 측면을 따르는 인접 MOS 트랜지스터의 상기 플로팅 게이트(11) 및 상기 제어 게이트(13a)는 서로 분리되며;
    - 워드라인(13a)은 상기 트렌치(7)에 대해 가로로 연장되도록 형성되며, 상기 각 워드라인(13a) 아래에 배열된 상기 수직 MOS 트랜지스터의 상기 제어 게이트(13a)에 접속되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 트렌치(7)의 하부에 배열되는 상기 도핑된 스트립형 영역(14a)을 형성하는 이온주입전에, 상기 트렌치(7)의 측벽은 이온주입후에 제거되는 마스킹 스페이서(8)로 덮혀지는 것을 특징으로 하는 방법.
  3. 제 1항 또는 제 2항에 있어서,
    - 상기 도핑된 스트립형 영역(14a, 14b)이 형성된 후에, 적어도 상기 트렌치(7)의 측면을 덮는 제 1 유전체층(10)이 형성되며;
    - 제 1 도핑된 폴리실리콘층은 상기 제 1유전체층(10)상에 형성되며;
    - 도핑된 폴리실리콘 스페이서(11)는 이방성 에칭에 의해 상기 제 1 도핑된 폴리실리콘층으로부터 형성되며,
    - 제 2 도핑된 폴리실리콘층(13)이 형성되며;
    - 상기 워드라인(13a) 및 제어 게이트(13a)는 워드라인 마스크를 사용하여 상기 제 2 폴리실리콘층(13)을 구조화함으로써 형성되며;
    - 상기 MOS 트랜지스터를 구성하는 상기 제 2 유전체층 및 상기 플로팅 게이트는 상기 제 2유전체층(12) 및 상기 도핑된 폴리실리콘 스페이서(11)를 구조화함으로써 각 경우에 형성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 트렌치 마스크(6)는 상기 도핑된 폴리실리콘 스페이서(11)가 형성된후에 제거되는 것을 특징으로 하는 방법.
KR1019970709885A 1995-07-05 1996-06-25 판독전용메모리셀구조를제조하기위한방법 KR100417451B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19524478A DE19524478C2 (de) 1995-07-05 1995-07-05 Verfahren zur Herstellung einer Festwertspeicherzellenanordnung
DE19524478.8 1995-07-05

Publications (2)

Publication Number Publication Date
KR19990028565A true KR19990028565A (ko) 1999-04-15
KR100417451B1 KR100417451B1 (ko) 2004-03-19

Family

ID=7766070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970709885A KR100417451B1 (ko) 1995-07-05 1996-06-25 판독전용메모리셀구조를제조하기위한방법

Country Status (7)

Country Link
US (1) US5998261A (ko)
EP (1) EP0836747B1 (ko)
JP (1) JP3615765B2 (ko)
KR (1) KR100417451B1 (ko)
DE (2) DE19524478C2 (ko)
IN (1) IN189218B (ko)
WO (1) WO1997002599A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427362B1 (ko) * 2006-09-19 2014-08-07 샌디스크 테크놀로지스, 인코포레이티드 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
EP0924767B1 (de) * 1997-12-22 2011-05-11 Infineon Technologies AG EEPROM-Anordnung und Verfahren zu deren Herstellung
DE19808182C1 (de) * 1998-02-26 1999-08-12 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
US6087222A (en) * 1998-03-05 2000-07-11 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical split gate flash memory device
DE19820651B4 (de) * 1998-05-08 2007-04-12 Kabelschlepp Gmbh Leitungsführungsanordnung mit einer zugentlastenden Befestigung wenigstens einer in der Leitungsführungsanordnung geführten Leitung
US6204123B1 (en) 1998-10-30 2001-03-20 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6358790B1 (en) 1999-01-13 2002-03-19 Agere Systems Guardian Corp. Method of making a capacitor
DE19929233C1 (de) * 1999-06-25 2001-02-01 Siemens Ag Speicherzellenanordnung mit auf einer Grabenseitenwand angeordnetem Floating-Gate und Herstellungsverfahren
US6303436B1 (en) * 1999-09-21 2001-10-16 Mosel Vitelic, Inc. Method for fabricating a type of trench mask ROM cell
US6303439B1 (en) * 1999-11-24 2001-10-16 United Microelectronics Corp. Fabrication method for a two-bit flash memory cell
US6306708B1 (en) * 2000-02-02 2001-10-23 United Microelectronics Corp. Fabrication method for an electrically erasable programmable read only memory
JP3679970B2 (ja) * 2000-03-28 2005-08-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
DE10041749A1 (de) 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US6458657B1 (en) * 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
US6759707B2 (en) * 2001-03-08 2004-07-06 Micron Technology, Inc. 2F2 memory device system
US6599813B2 (en) * 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
US6541815B1 (en) * 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
US6917069B2 (en) * 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6952033B2 (en) * 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US6531733B1 (en) * 2001-12-17 2003-03-11 Windbond Electronics Corporation Structure of flash memory cell and method for manufacturing the same
TW564552B (en) * 2002-10-21 2003-12-01 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
TW583755B (en) * 2002-11-18 2004-04-11 Nanya Technology Corp Method for fabricating a vertical nitride read-only memory (NROM) cell
JP4042107B2 (ja) * 2003-02-14 2008-02-06 富士電機ホールディングス株式会社 磁気転写用マスタディスクの製造方法
US6936883B2 (en) * 2003-04-07 2005-08-30 Silicon Storage Technology, Inc. Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
TW588438B (en) * 2003-08-08 2004-05-21 Nanya Technology Corp Multi-bit vertical memory cell and method of fabricating the same
US6933557B2 (en) * 2003-08-11 2005-08-23 Atmel Corporation Fowler-Nordheim block alterable EEPROM memory cell
KR100526891B1 (ko) * 2004-02-25 2005-11-09 삼성전자주식회사 반도체 소자에서의 버티컬 트랜지스터 구조 및 그에 따른형성방법
TWI231960B (en) * 2004-05-31 2005-05-01 Mosel Vitelic Inc Method of forming films in the trench
KR100668222B1 (ko) * 2005-06-13 2007-01-11 동부일렉트로닉스 주식회사 플래시 메모리 소자의 적층 게이트 구조 및 그 형성 방법
US7859026B2 (en) * 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7696044B2 (en) * 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US20080164004A1 (en) * 2007-01-08 2008-07-10 Anastasia Kolesnichenko Method and system of electromagnetic stirring for continuous casting of medium and high carbon steels
US9461182B2 (en) 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6240774A (ja) * 1985-08-16 1987-02-21 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JPS6272170A (ja) * 1985-09-26 1987-04-02 Toshiba Corp 半導体装置
JPS6286866A (ja) * 1985-10-14 1987-04-21 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JPH07120717B2 (ja) * 1986-05-19 1995-12-20 日本電気株式会社 半導体記憶装置の製造方法
JPS6378573A (ja) * 1986-09-22 1988-04-08 Hitachi Ltd 半導体装置
JPS63102372A (ja) * 1986-10-20 1988-05-07 Fujitsu Ltd Ｅｅｐｒｏｍの製造方法
JPH01150364A (ja) * 1987-12-07 1989-06-13 Sony Corp メモリ装置の製法
JPH031574A (ja) * 1989-05-29 1991-01-08 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JPH07105453B2 (ja) * 1989-07-13 1995-11-13 株式会社東芝 半導体記憶装置のセル構造
US5180680A (en) * 1991-05-17 1993-01-19 United Microelectronics Corporation Method of fabricating electrically erasable read only memory cell
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US5554550A (en) * 1994-09-14 1996-09-10 United Microelectronics Corporation Method of fabricating electrically eraseable read only memory cell having a trench

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427362B1 (ko) * 2006-09-19 2014-08-07 샌디스크 테크놀로지스, 인코포레이티드 기판 트렌치에 스페이서로 형성된 플로팅 게이트를 구비하는 비휘발성 메모리 셀의 어레이

Also Published As

Publication number Publication date
US5998261A (en) 1999-12-07
DE19524478C2 (de) 2002-03-14
WO1997002599A1 (de) 1997-01-23
DE59607727D1 (de) 2001-10-25
EP0836747A1 (de) 1998-04-22
JPH11508734A (ja) 1999-07-27
DE19524478A1 (de) 1997-01-09
IN189218B (ko) 2003-01-04
EP0836747B1 (de) 2001-09-19
JP3615765B2 (ja) 2005-02-02
KR100417451B1 (ko) 2004-03-19

Similar Documents

Publication Publication Date Title
KR100417451B1 (ko) 판독전용메모리셀구조를제조하기위한방법
KR0167467B1 (ko) 이중 채널을 갖는 soi 상의 트렌치 eeprom 구조와 이의 제조방법
US6927133B2 (en) Semiconductor memory capable of being driven at low voltage and its manufacture method
US6191459B1 (en) Electrically programmable memory cell array, using charge carrier traps and insulation trenches
US6643186B2 (en) Nonvolatile memory structures and fabrication methods
US7301196B2 (en) Nonvolatile memories and methods of fabrication
US7074672B2 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6562681B2 (en) Nonvolatile memories with floating gate spacers, and methods of fabrication
US6373095B1 (en) NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
US7151021B2 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
US6765261B2 (en) Semiconductor device comprising a non-volatile memory
KR20040087925A (ko) 공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트메모리 셀, 및 이의 어레이, 및 형성방법
US5943572A (en) Electrically writable and erasable read-only memory cell arrangement and method for its production
US6639269B1 (en) Electrically programmable memory cell configuration and method for fabricating it
JPH0817948A (ja) 半導体装置及びその製造方法
US5882969A (en) Method for manufacturing an electrically writeable and erasable read-only memory cell arrangement
US6274432B1 (en) Method of making contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators
US6528841B2 (en) NAND type flash memory device having dummy region
US6153475A (en) Method for the manufacturing a memory cell configuration
US6995060B2 (en) Fabrication of integrated circuit elements in structures with protruding features
US7358559B2 (en) Bi-directional read/program non-volatile floating gate memory array, and method of formation
JP2002261174A (ja) 不揮発性半導体記憶装置の製造方法
KR100396387B1 (ko) 저장 셀 장치 및 그 제조 방법
KR0152496B1 (ko) 이이피롬 셀, 집적회로 이이피롬 이중 게이트 전계효과 트랜지스터 형성 방법 및 이이피롬 메모리 어레이 형성 방법
US20070138538A1 (en) Method of forming self-aligned floating gate array and flash memory device including self-aligned floating gate array

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee