JPH11508734A - リードオンリメモリセル装置の製造方法 - Google Patents

Abstract

(57)【要約】 リードオンリメモリセル装置を製造するため半導体基板にストリップ状のトレンチがエッチングされ、それらの縁にそれぞれ浮動ゲート（１１）を有する垂直ＭＯＳトランジスタを有するメモリセルが形成される。ＭＯＳトランジスタのソース／ドレイン領域はストリップ状のドープ領域としてトレンチ（７）の底と隣接するトレンチ（７）の間とに自己整合的にただ１つのマスクの使用のもとに作られる。トレンチ（７）の幅および間隔は、好ましくは２Ｆ²（Ｆ：最小の構造寸法）の占有面積を有するメモリセル装置が実現可能であるように、等しい。

Description

【発明の詳細な説明】 リードオンリメモリセル装置の製造方法 多くの応用に対してシリコンテクノロジーにより電気的に書込み可能かつ電気 的に消去可能なリードオンリメモリセルを有するリードオンリメモリセル装置、 いわゆるＥＥＰＲＯＭが必要とされる。これらのＥＥＰＲＯＭ装置では記憶され たデータは電圧供給なしでも保持される。 技術的にこれらのメモリセルは一般にチャネル領域の上に第１の誘電体、浮動 ゲート、第２の誘電体およびコントロールゲートを有するＭＯＳトランジスタに より実現される。浮動ゲートの上に電荷が蓄積されると、この電荷はＭＯＳトラ ンジスタのしきい電圧に影響する。このようなメモリセル装置では“浮動ゲート の上に電荷あり”という状態は第１の論理値に、“浮動ゲートの上に電荷なし” という状態は第２の論理値に対応付けられる。情報はメモリセルへファウラー・ ノルドハイムトンネル電流を介して、または浮動ゲートに電子を注入する“ホッ トエレクトロン”電流により書込まれる。情報は第１の誘電体を通るトンネル電 流により消去される。ＮＡＮＤ装置では少なくとも８つのＥＥＰＲＯＭが直列接 続される。 ＭＯＳトランジスタはプレーナＭＯＳトランジスタとして構成されており、ま たプレーナセルアーキテクチュアに配置されている。それによりメモリセルの最 小占有面積は４Ｆ²である。ここでＦはそのつどのテクノロジーによる最小製造 可能な構造寸法である。現在このようなＥＥＰＲＯＭ装置は最大３２Ｍｂｉｔの データ量に対して提供される。 日本特許出願公開平3-1574号明細書には、半導体基板の主面におけるメモリセ ルとして浮動ゲートおよびコントロールゲートを有する垂直ＭＯＳトランジスタ を含んでいる電気的に書込みかつ消去可能なリードオンリメモリセル装置が提案 されている。基板にはほぼ平衡に延びているストリップ状のトレンチが設けられ ている。垂直なＭＯＳトランジスタがトレンチの縁に配置されている。その際に メモリセルはそれぞれトレンチの向かい合う縁に配置されている。トレンチの底 に、また隣接するトレンチの間の主面にそれぞれ、ＭＯＳトランジスタのソース およびドレイン領域を含んでいるストリッブ状のドープされた領域が延びている 。これらのストリップ状のドープされた領域の製造はマスクされた注入によるト レンチの形成後に行われる。マスキング工程を使用する際の不可避の調節の不精 度のゆえに、このメモリセル装置における達成可能な実装密度は制限されている 。 米国特許第 5049956号明細書には、点状のトレンチに配置され浮動ゲートおよ びコントロールゲートを有する垂直なＭＯＳトランジスタを含んでいる電気的に 書込みかつ消去可能なメモリセル装置が提案されている。トレンチの底に、すべ てのＭＯＳトランジスタの共通のソース領域として作用する一貫してドープされ た層が設けられている。結合キャパシタンスを高めるため浮動ゲートは基板の表 面を越えて突出している。 より大きいデータ量は現在、書込みかつ消去可能にダイナミックメモリセル装 置（ＤＲＡＭ）または磁気データ担体にのみ記憶され得る。ＤＲＡＭは記憶され たデータを保持するため連続的に電圧供給を必要とする。それに対して磁気デー タ担体は回転するメモリ媒体を有する機械的なシステムに基づいている。 本発明の課題は、メモリセルあたりの占有面積がより小さく製造することので きるリードオンリメモリセル装置を製造するための方法を提供することにある。 この課題は、本発明によれば、請求項１によるリードオンリメモリセル装置を 製造するための方法により解決される。本発明の他の実施態様はその他の請求項 から明らかである。 本発明による方法により製造される電気的に書込みかつ消去可能なリードオン リメモリセル装置は、好ましくは単結晶シリコンから成る半導体基板に、または ＳＯＩ基板のシリコン層に実現されている。半導体基板の主面にはメモリセルを 有するセル領域が設けられている。各メモリセルは主面に対して垂直なＭＯＳト ランジスタを含んでおり、このＭＯＳトランジスタはソース／ドレイン領域およ びそれらの間に配置されているチャネル領域とならんで第１の誘電体、浮動ゲー ト、第２の誘電体およびコントロールゲートを含んでいる。 セル領域には、ほぼ平行に延びている多数のストリップ状のトレンチが設けら れている。垂直なＭＯＳトランジスタはトレンチの縁に配置されている。その際 にメモリセルはそれぞれトレンチの向かい合う縁に配置されている。 トレンチの底および隣接するトレンチの間の主面にそれぞれストリップ状のド ープ領域が延びている。それぞれの縁に境を接するストリップ状のドープ領域は 縁に配置されているＭＯＳトランジスタのソース／ドレイン領域を形成する。第 １の誘電体、浮動ゲート、第２の誘電体およびコントロールゲートはそれぞれ相 応のソース／ドレイン領域の縁に沿って配置されている。１つの縁に沿ってそれ ぞれ多数のメモリセルが配置されている。１つの縁に沿って隣接するメモリセル の浮動ゲートおよびコントロールゲートは互いに絶縁されている。 トレンチに対して横方向にワード線が延びており、これらのワード線はそれぞ れワード線の下側に配置されている垂直なＭＯＳトランジスタのコントロールゲ ートと接続されている。 好ましくは浮動ゲートは主面に対して垂直な方向にトレンチの深さに相当する よりも大きい広がりを有する。それにより浮動ゲートは主面を越えて突出してい る。このようにして浮動ゲートとコントロールゲートとの間の結合キャパシタン スが大きくされる。 隣接するトレンチの間の間隔がトレンチの幅にほぼ等しく選ばれるならば、本 発明によるリードオンリメモリセル装置は２Ｆ²のメモリセルあたり占有面積で 自己整合的製造方法で製造可能であり、その際にＦはそのつどのテクノロジーで 最小の構造寸法である。リードオンリメモリセル装置の自己整合的製造のために はただ２つのホトリソグラフにより作られるマスクが必要とされる。一方のマス クはトレンチのエッチングのため、もう１つのマスクはトレンチに対して横方向 に延びているワード線の構造化のためのものである。浮動ゲートはスペーサエッ チングによりトレンチの縁に対して自己整合により形成される。トレンチが延び ている方向に対して平行に浮動ゲートおよび第２の誘電体がワード線マスクの使 用のもとに構造化される。 好ましくは、浮動ゲートを形成するためのスペーサエッチングはトレンチマス クの除去の前に実行される。主面に対して垂直な浮動ゲートの広がりはその場合 にトレンチマスクの厚みを介して設定可能である。第２の誘電体を形成するため 第２の誘電層を析出させる前にトレンチマスクが除去される。 浮動ゲートの広がりの増大による浮動ゲートとコントロールゲートとの間の結 合キャパシタンスの増大が必要でない場合には、トレンチマスクは浮動ゲートを 形成するため第１のドープされたポリシリコン層を析出させる前に除去される。 以下、実施例および図面により本発明を一層詳細に説明する。 図１はセル領域にドープされた範囲を有する基板を示す。 図２はトレンチのエッチング後のトレンチマスクを有する基板を示す。 図３はトレンチの底にストリップ状のドープされた領域を形成した後の基板を 示す。 図４はトレンチの縁に第１の誘電体およびドープされたポリシリコンスペーサ を形成した後の基板を示す。 図５は第２の誘電体および第２のドープされたポリシリコンを析出させた後の 基板を示す。 図６は完成した電気的書込みかつ消去可能なリードオンリメモリセル装置の平 面図を示す。 たとえば５×１０¹⁵ｃｍ^-3のドーピング濃度を有するｐドープされた単結晶シ リコンから成る基板１が主面２にたとえば５０ｎｍの厚みに散布酸化物（図示さ れていない）を設けられている。ホウ素の注入（１６０ｋｅＶ、６×１０¹³ｃｍ^-2 ）およびそれに続いての熱処理により３×１０¹⁷ｃｍ^-3のドーピング濃度を有 するｐドープされたウェル３が作られる（図１参照）。続いて散布酸化物がエッ チングにより除去される。 ｐドープされたウェル３の縁に続いてたとえばＬＯＣＯＳプロセスで絶縁構造 が形成される（図示されていない）。この絶縁構造はセル領域に対する範囲を定 める。 別の２０ｎｍ厚みの散布酸化物（図示されていない）を形成した後にヒ素を５ ０ｋｅＶ、５×１０¹⁵ｃｍ^-2でよる注入することによりｎドープされた領域４が 形成される。ｎ⁺ドープ領域４は１×１０²¹ｃｍ^-3のドーピング濃度を有する。 この領域は主面２にセル領域に対する範囲を越えて延びている。ｎドープ領城４ の深さはたとえば２００ｎｍである。 散布酸化物を除去した後に主面２にたとえば８００°Ｃでの熱酸化によりＳｉ Ｏ₂から成る層がたとえば５０ｎｍの厚みに、またＣＶＤ析出により窒化物層が ５０ｎｍの厚みに形成される。ＳｉＯ₂から成る層および窒化物層は補助層５を 形成する（図２参照）。 続いてＴＥＯＳ法でトレンチマスク６を形成するため３００ｎｍ厚みのＳｉＯ₂ 層が析出され、またホトリソグラフ法を用いてたとえばＣＨＦ₃、Ｏ₂による異 方性乾式エッチングにより構造化される。 その後に異方性乾式エッチングにより補助層５がトレンチマスク６に相応して 構造化される。補助層５のエッチングはたとえばＣＨＦ₃、Ｏ₂により行われる。 トレンチマスク６の構造化のために被覆されたホトレジストマスクを除去した後 、トレンチエッチングが実行される。このトレンチエッチングは異方性乾式エッ チングプロセスでたとえばＨＢｒ、Ｈｅ、Ｏ₂、ＮＦ₃により行われる。その際に 、たとえば０．６μｍの厚みを有するトレンチ７が作られる。トレンチ７はＮＡ ＮＤセル領域のブロックを越えて延びている。それらはたとえば８μｍの長さお よびたとえば０．４μｍの幅を有する。セル領域に隣接するトレンチ７が０．４ μｍの間隔で延びている。トレンチ７はほぼ平行に延びている。 図形析出により２０ｎｍ厚みのＴＥＯＳ層（図示されていない）および次いで たとえば８０ｎｍ厚みのＳｉ₃Ｎ₄層が作られる。それに続くＣＨＦ₃、Ｏ₂による 異方性乾式エッチングによりトレンチ７およびトレンチマスク６の垂直な縁にＳ ｉ₃Ｎ₃スペーサ８が形成される（図３参照）。 続いて全面にＴＥＯＳ法で散布酸化物層９が２０ｎｍの厚みに析出される。Ａ ｓによるイオン注入（５×１０¹⁵ｃｍ^-2、５０ｋｅＶ）が実行され、その際にト レンチ７の底にｎ⁺ドープされたストリップ状の領域１４ａが形成される。ドー プ領域１４ａは熱処理工程により能動化される。ストリップ状のドープ領域１４ ａにはたとえば１×１０²¹ｃｍ^-3のドーピング濃度が設定される。 Ｓｉ₃Ｎ₃スペーサ８はイオン注入の際にトレンチ７の縁をマスクする。それに より、トレンチ７の縁に生ずる垂直なＭＯＳトランジスタのしきい電圧のシフト が避けられる。 半導体基板１の主面２には、隣接するトレンチ７の間のｎ⁺ドープ領域４の構 造化によるトレンチエッチングの際にストリップ状のドープ領域１４ｂが生じて いる。 続いて散布酸化物層９がたとえばＨＦディッピングにより除去される。たとえ ばＨ₃ＰＯ₄による湿式化学的エッチングによりＳｉ₃Ｎ₄スペーサ８が除去される 。トレンチ７の縁および底にはシリコン表面が露出している。 たとえば８００°Ｃでの熱酸化により少なくとも露出しているシリコン表面に ＳｉＯ₂から成る第１の誘電層１０が形成される。第１の誘電層１０は縁にたと えば１０ｎｍの厚みで形成される。トレンチ７の底におけるストリップ状のドー プ領域１４ａのドーピング濃度が高められているので、第１の誘電層はそこに５ ０ｎｍの厚みで生ずる。 たとえば１００ｎｍの厚みでインサイチュドープされたポリシリコン層の析出 とそれに続いてのバックエッチングとによりトレンチの縁にドープされたポリシ リコンスペーサ１１が作られる（図４参照）。 ドープされたポリシリコンスペーサ１１を形成するため、ドープされないポリ シリコン層が析出され、このポリシリコン層が続いて被覆を通じてドープされて もよい。 トレンチマスク６はその後にたとえばＨＦ蒸気による湿式エッチングにより除 去される。このエッチングの際にＴＥＯＳ法で析出されたＳｉＯ₂が熱的なＳｉ Ｏ₂に対して選択的に除去される。ストリップ状のドープ領域１４ａ、ｂにおけ る補助層５および第１の誘電層１０はこのエッチングの際に腐食されない（図５ 参照）。このエッチングはさらにポリシリコンに対して選択的である。ドープさ れたポリシリコンスペーサ１１はトレンチマスク６の除去後に主面３を越えて突 出している。主面２に対して垂直な方向のポリシリコンスペーサ１１の広がりは トレンチマスク６の厚みにより規定されている。 続いて全面に第２の誘電層１２が作られる。第２の誘電層１２は第１のＳｉＯ₂ 層、Ｓｉ₃Ｎ₄層および第２のＳｉＯ₂層から成る多重層として形成される。その 際にＳｉ₃Ｎ₄層はＣＶＤ法で析出され、第１および第２のＳｉＯ₂層は熱酸化に より形成される。第２の誘電層１２は８ｎｍの厚みに形成される。 続いて第２のドープされたポリシリコン層１３が析出される。第２のドープさ れたポリシリコン層１３はインサイチュドープされて析出される。この層はたと えば５００ｎｍの厚みに析出される。第２のドープされたポリシリコン層１３は トレンチ７を完全に満たす。この層は同じく主面２における隣接するポリシリコ ンスペーサ１１の間の中間空間を満たす。 その後にワード線マスクがたとえば１００ｎｍの厚みでのＴＥＯＳ層の析出と ホトリソグラフプロセス工程によるＴＥＯＳ‐ＳｉＯ₂層の構造化とにより形成 される（図示されていない）。ワード線マスクはトレンチ７に対して横方向に延 びているワード線を画定する。エッチングマスクとしてのワード線マスクの使用 のもとに第２のポリシリコン層１３がたとえばＨＢｒ、Ｃｌ₂、Ｈｅによる異方 性の乾式エッチング法で構造化される。その際にトレンチ７に対して横方向に延 びているワード線１３ａが生じ（図６の平面図参照）、またトレンチ７の範囲内 にコントロールゲートが生ずる。エッチングは、第２の誘電層１２の表面が露出 されると直ちに中断される。 続いて別の乾式エッチング法で第２の誘電層１２がたとえばＯＮＯの際にはＣ ＨＦ₃、Ｏ₂によりエッチングされる。これにより再び（酸化物／窒化物）に対す る高い選択性によりポリシリコンがエッチングされる（ＨＢｒ、Ｃｌ₂、Ｈｅ） 。その際に浮動ゲートおよびコントロールゲートもトレンチの底までエッチング される。このエッチングの際にドープされたポリシリコンスペーサ１１から浮動 ゲートが形成される。 続いてたとえばＨＦ、Ｈ₃ＰＯ₄による湿式エッチングにより第２の誘電層１２ が除去される。 ワード線１３ａの延び方に相応してのドープされたポリシリコンスペーサ１１ 、第２の誘電層１２および第２のドープされたポリシリコン層１３の構造化の際 に、隣接するワード線１３ａの間に第１の誘電層１０がトレンチ７内で露出され る。すなわち、隣接するワード線１３ａの間でトレンチ７が第１の誘電層１０ま で開かれている。この中間室は続いてたとえば８００ｎｍの層厚みでのＴＥＯＳ ‐ＳｉＯ₂層の析出とワード線１３ａの表面を露出させるまでのＴＥＯＳ‐Ｓｉ Ｏ₂層のバックエッチングとにより満たされる（図示されていない）。 最後に全面的に、たとえばホウ燐ケイ酸ガラスから成るプレーナ化された中間 酸化物層が析出され、そのなかに接触孔が開かれる。接触孔はなかんずくワード 線１３ａと、トレンチ７の底に配置されているストリップ状のドープ領域１４ａ と、主面２に隣接するトレンチ７の間に配置されているストリップ状のドープ領 域１４ｂとに開かれている。接触孔はたとえばアルミニウムで満たされる。続い て、たとえばアルミニウム層の析出および構造化により金属化面が作られる。最 後にパッシベーション層が施される。これらの標準的な工程は詳細には示されて いない。 本発明により製造されたリードオンリメモリセル装置では個々のメモリセルの 評価は“仮想接地”原理により行われる。ストリップ状のドープ領域１４ａ、１ ４ｂの各々はメモリセルの２つの列に対応付けられている。主面１４ａおよび底 １４ｂに連接して配置されているドープ領域から成っているストリップ状のドー プ領域１４ａ、１４ｂの対はその際に一義的にメモリセルの列に対応付けられて いる。従ってリードオンリメモリセル装置の読出しの際にはワード線１３ａを介 しての選択後に絶縁トレンチの底におけるストリップ状のドープ領域１４ａと主 面２における隣接するストリップ状のドープ領域１４ｂとの間の電流の流れが評 価される。トレンチ７の底および主面２におけるストリップ状のドープ領域１４ ａ、１４ｂは接続に応じて参照線またはビット線として作用する。 情報はメモリセルに、ＥＥＰＲＯＭの際に通常行われるように、“ホット‐エ レクトロン”注入により書込まれる。メモリセルの消去はファウルド・ノルドハ イムプロセスで行われる。 プログラミングのためには、ドープされたストリップ状の領域１４ａ、ｂに選 択トランジスタの左では第１の供給電圧、たとえばＶ_dd、が与えられ、またドー プされたストリップ状の領域１４ａ、ｂに選択トランジスタの右では第２の供給 電圧、たとえばＶ_ss、が与えられる。トレンチ７に配置されてコントロールゲー トとして作用するワード線１３ａの部分にはたとえば７ボルトの高いゲート電圧 が与えられる。それにより電子が対応する浮動ゲートに注入される。 情報を消去するためには浮動ゲートがファウラー・ノルドハイムプロセスによ り基板に向けて放電される。 図６は本発明によるリードオンリメモリセル装置のセル領域の平面図を示す。 メモリセルのセルの大きさは鎖線で記入されている。メモリセルの幅はトレンチ ７の半分の幅と隣接するトレンチの間の半分の間隔とから成っている。メモリセ ルの長さはワード線１３ａの幅と隣接するワード線１３ａの半分の間隔の２倍と から成っている。トレンチ７がＦの幅およびＦの間隔で形成され、またワード線 １３ａがＦの幅およびＦの間隔で形成されるならば（ここでＦはそのつどのテク ノロジーで最小の構造寸法）、２Ｆ²のメモリセル面積が生ずる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウチユナイダー、ウオルフガング ドイツ連邦共和国 デー−83104 ホーエ ンタン アム オーバーフエルト 50 (72)発明者 リツシユ、ロタール ドイツ連邦共和国 デー−85579 ノイビ ベルク テイチアンシユトラーセ 27

Claims (1)

1. 【特許請求の範囲】 １．リードオンリメモリセル装置を製造するための方法において、 −半導体基板（１）の主面（２）に、第１の誘電体（１０）、浮動ゲート（１１ ）、第２の誘電体（１２）およびコントロールゲート（１３ａ）を有する、それ ぞれ主面（２）に対して垂直なＭＯＳトランジスタを含んでいるメモリセルを有 するセル領域が形成され、 −半導体基板（１）が少なくともセル領域の範囲内に第１の導電形にドープされ 、 −半導体基板（１）の主面（２）にセル領域を形成するため、すべてのセル領域 にわたって延びている第２の導電形にドープされた領域（４）が作られ、 −トレンチマスク（６）が作られ、 −エッチングマスクとしてトレンチマスク（６）の使用のもとに異方性の乾式エ ッチングプロセスで主面（２）に多数のほぼ平行に延びているストリップ状のト レンチ（７）がエッチングされ、その際に主面（２）に隣接するトレンチ（７） の間に配置されたストリップ状の第２の導電形にドープされた領域（１４ｂ）が 第２の導電形にドープされた領域（４）の構造化により形成され、 −トレンチ（７）の底に配置されたストリップ状の第２の導電形にドープされた 領域（１４ａ）がイオン注入により形成され、その際にトレンチマスク（６）が 注入マスクとして作用し、 −トレンチ（７）の向かい合う縁にそれぞれ垂直ＭＯＳトランジスタに対する第 １の誘電体（１０）、浮動ゲート（１１）、第２の誘電体（１２）およびコント ロールゲート（１３ａ）が形成され、 −１つの縁に沿って隣接するＭＯＳトランジスタの浮動ゲート（１１）およびコ ントロールゲート（１３ａ）が互いに絶縁され、 −トレンチ（７）に対して横方向に延びているワード線（１３ａ）が作られ、こ れらがそれぞれ、そのつどのワード線（１３ａ）の下側に配置されている垂直Ｍ ＯＳトランジスタのコントロールゲート（１３ａ）に接続されている ことを特徴とするリードオンリメモリセル装置の製造方法。 ２．トレンチ（７）の底に配置されたストリッブ状のドープ領域（１４ａ）を形 成するためのイオン注入の前にトレンチ（７）の側壁がマスクするスペーサ（８ ）により覆われ、これらがイオン注入の後に除去されることを特徴とする請求項 １記載の方法。 ３．−ストリップ状のドープ領域（１４ａ、１４ｂ）の形成後に、少なくともト レンチ（７）の縁を覆う第１の誘電層（１０）が作られ、 −第１の誘電層（１０）の上に第１のドープされたポリシリコン層が作られ、 −異方性エッチングにより第１のドープされたポリシリコン層からドープされた ポリシリコンスペーサ（１１）が形成され、 −第２の誘電層（１２）が作られ、 −第２のドープされたポリシリコン層（１３）が作られ、 −ワード線マスクを用いての第２のドープされたポリシリコン層（１３）の構造 化によりワード線（１３ａ）およびコントロールゲート（１３ａ）が形成され、 −第２の誘電層（１２）およびドープされたポリシリコンスペーサ（１１）の構 造化によりそれぞれＭＯＳトランジスタに対する第２の誘電体および浮動ゲート が形成される ことを特徴とする請求項１または２記載の方法。 ４．トレンチマスク（６）がドープされたポリシリコンスペーサ（１１）の形成 後に除去されることを特徴とする請求項３記載の方法。