JPH0555533A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0555533A JPH0555533A JP21897591A JP21897591A JPH0555533A JP H0555533 A JPH0555533 A JP H0555533A JP 21897591 A JP21897591 A JP 21897591A JP 21897591 A JP21897591 A JP 21897591A JP H0555533 A JPH0555533 A JP H0555533A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- basic cell
- power supply
- channel
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】多層配線各層の絶縁膜を平坦化して配線効率の
向上を図る。また、重要な信号線の雑音耐性を改善す
る。 【構成】基板上に複数の基本セル列を形成するととも
に、該基本セル列間に配線チャネルを設け、該配線チャ
ネルを１層目とし、かつ複数の配線層を持つ半導体集積
回路において、前記配線チャネルに形成する配線をチャ
ネルあたり１本とし、かつ該配線を電源配線として使用
する。配線チャネルに形成する配線をチャネルあたり３
本とし、かつその中の基本セル列に面する２本を電源配
線、２本の電源配線に挟まれた１本を信号配線として使
用する。また、前記半導体集積回路は、基板全面に複数
の基本セル列を敷き詰める、いわゆるＳＯＧタイプのゲ
ートアレイであってもよい。
向上を図る。また、重要な信号線の雑音耐性を改善す
る。 【構成】基板上に複数の基本セル列を形成するととも
に、該基本セル列間に配線チャネルを設け、該配線チャ
ネルを１層目とし、かつ複数の配線層を持つ半導体集積
回路において、前記配線チャネルに形成する配線をチャ
ネルあたり１本とし、かつ該配線を電源配線として使用
する。配線チャネルに形成する配線をチャネルあたり３
本とし、かつその中の基本セル列に面する２本を電源配
線、２本の電源配線に挟まれた１本を信号配線として使
用する。また、前記半導体集積回路は、基板全面に複数
の基本セル列を敷き詰める、いわゆるＳＯＧタイプのゲ
ートアレイであってもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
大規模ゲートアレイに関する。近年、高集積化、低消費
電力化の可能なＭＯＳ系デバイスを使用した数万〜数十
万ゲート規模の大規模ゲートアレイが開発されている。
特に低消費電力、高速化をねらいとしてＣＭＯＳが注目
されている。ＣＭＯＳデバイスは、ＮＭＯＳよりも集積
密度はやや劣るが消費電力が小さく、電源電圧の変動に
対するマージンが大きいなどの利点があり、汎用ゲート
アレイとして総合的に評価するとＣＭＯＳの方が優位に
立つ。
大規模ゲートアレイに関する。近年、高集積化、低消費
電力化の可能なＭＯＳ系デバイスを使用した数万〜数十
万ゲート規模の大規模ゲートアレイが開発されている。
特に低消費電力、高速化をねらいとしてＣＭＯＳが注目
されている。ＣＭＯＳデバイスは、ＮＭＯＳよりも集積
密度はやや劣るが消費電力が小さく、電源電圧の変動に
対するマージンが大きいなどの利点があり、汎用ゲート
アレイとして総合的に評価するとＣＭＯＳの方が優位に
立つ。
【０００２】
【従来の技術】図６は従来のゲートアレイの断面図であ
り、大規模化に適した構造を持つものである。図におい
て、１０は基板、１１、１２、１３は基本セル列であ
り、これらの基本セル列１１〜１３の間を配線チャネル
１４、１５として使用する。この例では、配線チャネル
１４、１５に、それぞれ２本の信号配線１４ａ、１４ｂ
（１５ａ、１５ｂ）と１本の電源配線１４ｃ（１５ｃ）
を敷設している。
り、大規模化に適した構造を持つものである。図におい
て、１０は基板、１１、１２、１３は基本セル列であ
り、これらの基本セル列１１〜１３の間を配線チャネル
１４、１５として使用する。この例では、配線チャネル
１４、１５に、それぞれ２本の信号配線１４ａ、１４ｂ
（１５ａ、１５ｂ）と１本の電源配線１４ｃ（１５ｃ）
を敷設している。
【０００３】ここで、集積密度の向上に伴って所要配線
数がますます増大する傾向にあり、このため、配線チャ
ネルを含む層を第１配線層１６とした多層配線が行われ
る。この例では、基本セル列１１〜１３と配線１４ａ、
１４ｂ、１４ｃ（１５ａ、１５ｂ、１５ｃ）の上層に、
第２配線層１７及び第３配線層１８を順次積層してい
る。１９、２０、２１は各層の絶縁膜であり、第１絶縁
膜１９は基本セル列１１〜１３と配線１４ａ、１４ｂ、
１４ｃ（１５ａ、１５ｂ、１５ｃ）を覆い、第２絶縁層
２０は２層目の交差配線（図示略）を覆い、さらに第３
絶縁層２１は３層目の配線２１ａ、２１ｂ、〜、２１ｉ
を覆っている。
数がますます増大する傾向にあり、このため、配線チャ
ネルを含む層を第１配線層１６とした多層配線が行われ
る。この例では、基本セル列１１〜１３と配線１４ａ、
１４ｂ、１４ｃ（１５ａ、１５ｂ、１５ｃ）の上層に、
第２配線層１７及び第３配線層１８を順次積層してい
る。１９、２０、２１は各層の絶縁膜であり、第１絶縁
膜１９は基本セル列１１〜１３と配線１４ａ、１４ｂ、
１４ｃ（１５ａ、１５ｂ、１５ｃ）を覆い、第２絶縁層
２０は２層目の交差配線（図示略）を覆い、さらに第３
絶縁層２１は３層目の配線２１ａ、２１ｂ、〜、２１ｉ
を覆っている。
【０００４】多層化によって配線数を増やすことがで
き、ゲートアレイの大規模化を進めることができる。
き、ゲートアレイの大規模化を進めることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路にあっては、最下層の配線チャネ
ル内に複数の配線を形成するものであったため、上層に
なるにつれて絶縁膜の凹凸が激しくなり、段差のきつい
箇所での配線カバレッジが悪化して、配線効率を上げる
ことができないという問題点がある。
従来の半導体集積回路にあっては、最下層の配線チャネ
ル内に複数の配線を形成するものであったため、上層に
なるにつれて絶縁膜の凹凸が激しくなり、段差のきつい
箇所での配線カバレッジが悪化して、配線効率を上げる
ことができないという問題点がある。
【０００６】また、高密度化に伴って、第２配線層１７
や第３配線層１８の配線ピッチが狭くなる傾向にあり、
例えばクロック信号やクリア信号等に隣接信号線からの
雑音が混入し易くなるという問題点がある。そこで、本
発明は、多層配線各層の絶縁膜を平坦化して配線効率の
向上を図ることを第１の目的とし、また、重要な信号線
の雑音耐性を改善することを第２の目的とする。
や第３配線層１８の配線ピッチが狭くなる傾向にあり、
例えばクロック信号やクリア信号等に隣接信号線からの
雑音が混入し易くなるという問題点がある。そこで、本
発明は、多層配線各層の絶縁膜を平坦化して配線効率の
向上を図ることを第１の目的とし、また、重要な信号線
の雑音耐性を改善することを第２の目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、上記
第１の目的を達成するために、基板上に複数の基本セル
列を形成するとともに、該基本セル列間に配線チャネル
を設け、該配線チャネルを１層目とし、かつ複数の配線
層を持つ半導体集積回路において、前記配線チャネルに
形成する配線をチャネルあたり１本とし、かつ該配線を
電源配線として使用することを特徴とする。
第１の目的を達成するために、基板上に複数の基本セル
列を形成するとともに、該基本セル列間に配線チャネル
を設け、該配線チャネルを１層目とし、かつ複数の配線
層を持つ半導体集積回路において、前記配線チャネルに
形成する配線をチャネルあたり１本とし、かつ該配線を
電源配線として使用することを特徴とする。
【０００８】請求項２の発明は、上記第２の目的を達成
するために、基板上に複数の基本セル列を形成するとと
もに、該基本セル列間に配線チャネルを設け、該配線チ
ャネルを１層目とする複数の配線層を持つ半導体集積回
路において、前記配線チャネルに形成する配線をチャネ
ルあたり３本とし、かつその中の基本セル列に面する２
本を電源配線として使用するとともに、これら２本の電
源配線に挟まれた１本を信号配線として使用することを
特徴とする。
するために、基板上に複数の基本セル列を形成するとと
もに、該基本セル列間に配線チャネルを設け、該配線チ
ャネルを１層目とする複数の配線層を持つ半導体集積回
路において、前記配線チャネルに形成する配線をチャネ
ルあたり３本とし、かつその中の基本セル列に面する２
本を電源配線として使用するとともに、これら２本の電
源配線に挟まれた１本を信号配線として使用することを
特徴とする。
【０００９】また、前記半導体集積回路は、基板全面に
複数の基本セル列を敷き詰める、いわゆるＳＯＧタイプ
のゲートアレイであってもよい。
複数の基本セル列を敷き詰める、いわゆるＳＯＧタイプ
のゲートアレイであってもよい。
【００１０】
【作用】請求項１の発明では、１層目の配線チャネル
に、幅広でかつ１本の電源配線が敷設される。したがっ
て、１層目の絶縁膜の凹凸箇所が少なくなり、２層目以
上の段差が抑えられる。その結果、配線カバレッジが改
善され、配線効率の向上が図られる。
に、幅広でかつ１本の電源配線が敷設される。したがっ
て、１層目の絶縁膜の凹凸箇所が少なくなり、２層目以
上の段差が抑えられる。その結果、配線カバレッジが改
善され、配線効率の向上が図られる。
【００１１】請求項２の発明では、１層目の配線チャネ
ルに、両側を電源配線に挟まれた１本の信号配線が敷設
され、この信号線に対する雑音耐性が改善される。これ
は、上記１本の信号配線と２層目の信号配線とが交差す
るからで、交差する２つの信号線間では漏れ電界の影響
が小さいからである。また、上記１本の信号線の両側に
電源配線が敷設されているからで、基本セル等からの電
界の影響が電源配線によって遮蔽されるからである。
ルに、両側を電源配線に挟まれた１本の信号配線が敷設
され、この信号線に対する雑音耐性が改善される。これ
は、上記１本の信号配線と２層目の信号配線とが交差す
るからで、交差する２つの信号線間では漏れ電界の影響
が小さいからである。また、上記１本の信号線の両側に
電源配線が敷設されているからで、基本セル等からの電
界の影響が電源配線によって遮蔽されるからである。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明の請求項１に係る半導体集積
回路の一実施例を示す図である。図１において、３０は
半導体基板（以下、基板）であり、基板３０上には、多
数の基本セルを並べた基本セル列３１、３２が予め形成
されている。設計要求に応じて１つ若しくはいくつかの
基本セルを組み合わせ、金属配線を施して所望の論理セ
ル３３、３４、３５、３６、３７、３８を構成する。基
本セル列３１、３２の間は配線チャネル３９、４０とし
て使用され、この例では基本セル列３１、３２と同じ列
幅が配線チャネル３９、４０に与えられている。
する。図１、図２は本発明の請求項１に係る半導体集積
回路の一実施例を示す図である。図１において、３０は
半導体基板（以下、基板）であり、基板３０上には、多
数の基本セルを並べた基本セル列３１、３２が予め形成
されている。設計要求に応じて１つ若しくはいくつかの
基本セルを組み合わせ、金属配線を施して所望の論理セ
ル３３、３４、３５、３６、３７、３８を構成する。基
本セル列３１、３２の間は配線チャネル３９、４０とし
て使用され、この例では基本セル列３１、３２と同じ列
幅が配線チャネル３９、４０に与えられている。
【００１３】図２は図１のＡ−Ａ断面図であり、３層配
線の例である。最下層の第１配線層４１は、論理セル
（例えば３３、３４）の金属配線領域３３ａ、３４ａ及
び配線チャネル３９、４０等を含み、その上層に第２配
線層４２及び第３配線層４３が積層される。第２配線層
４２には、配線チャネル３９、４０に交差する方向の配
線（図示略）が敷設され、第３配線層４３には、配線チ
ャネル３９、４０に並行する方向の配線４３ａ〜４３ｉ
が敷設されている。４４は第１配線層４１の絶縁膜、４
５は第２配線層４２の絶縁膜、４６は第３配線層４３の
絶縁膜である。
線の例である。最下層の第１配線層４１は、論理セル
（例えば３３、３４）の金属配線領域３３ａ、３４ａ及
び配線チャネル３９、４０等を含み、その上層に第２配
線層４２及び第３配線層４３が積層される。第２配線層
４２には、配線チャネル３９、４０に交差する方向の配
線（図示略）が敷設され、第３配線層４３には、配線チ
ャネル３９、４０に並行する方向の配線４３ａ〜４３ｉ
が敷設されている。４４は第１配線層４１の絶縁膜、４
５は第２配線層４２の絶縁膜、４６は第３配線層４３の
絶縁膜である。
【００１４】ここで、第１配線層４１の配線チャネル３
９、４０には、１本の幅広な配線４７、４８が敷設され
ており、これらの配線４７、４８は、例えば配線４７が
高電位側の電源配線、また、配線４８が低電位側の電源
配線として使用される。このような構成にすると、図２
の断面構造からも理解されるように、最下層に位置する
第１配線層４１の凹凸箇所が減少する。これは、各々の
配線チャネル３９、４０に、幅広かつ１本の配線４７、
４８を敷設したからである。これにより、絶縁膜４４、
４５、４６の平坦化を達成でき、２層目以上の配線層に
おける段差を小さくすることができる。したがって、多
層配線の配線カバレッジを改善して配線効率を向上する
ことができ、ゲートアレイの大規模化、高密度化に好適
な技術を提供できる。
９、４０には、１本の幅広な配線４７、４８が敷設され
ており、これらの配線４７、４８は、例えば配線４７が
高電位側の電源配線、また、配線４８が低電位側の電源
配線として使用される。このような構成にすると、図２
の断面構造からも理解されるように、最下層に位置する
第１配線層４１の凹凸箇所が減少する。これは、各々の
配線チャネル３９、４０に、幅広かつ１本の配線４７、
４８を敷設したからである。これにより、絶縁膜４４、
４５、４６の平坦化を達成でき、２層目以上の配線層に
おける段差を小さくすることができる。したがって、多
層配線の配線カバレッジを改善して配線効率を向上する
ことができ、ゲートアレイの大規模化、高密度化に好適
な技術を提供できる。
【００１５】図３、図４は本発明の請求項２に係る半導
体集積回路の一実施例を示す図である。図３において、
５０は半導体基板（以下、基板）、５１、５２は基本セ
ル列、５３、５４は基本セル列５１、５２の間の配線チ
ャネルである。ここで、各配線チャネル５３、５４に
は、それぞれ３本づつの配線５３ａ、５３ｂ、５３ｃ
（５４ａ、５４ｂ、５４ｃ）が敷設されており、基本セ
ル列５１、５２に面した２本５３ａ、５３ｃ（５４ａ、
５４ｃ）が電源配線（一方が高電位側電源、他方が低電
位側電源）、残りの１本５３ｂ（５４ｂ）が例えばクロ
ック信号やクリア信号用の配線として使用される。な
お、５５〜５９は１つ若しくはいくつかの基本セルで構
成された論理セルである。
体集積回路の一実施例を示す図である。図３において、
５０は半導体基板（以下、基板）、５１、５２は基本セ
ル列、５３、５４は基本セル列５１、５２の間の配線チ
ャネルである。ここで、各配線チャネル５３、５４に
は、それぞれ３本づつの配線５３ａ、５３ｂ、５３ｃ
（５４ａ、５４ｂ、５４ｃ）が敷設されており、基本セ
ル列５１、５２に面した２本５３ａ、５３ｃ（５４ａ、
５４ｃ）が電源配線（一方が高電位側電源、他方が低電
位側電源）、残りの１本５３ｂ（５４ｂ）が例えばクロ
ック信号やクリア信号用の配線として使用される。な
お、５５〜５９は１つ若しくはいくつかの基本セルで構
成された論理セルである。
【００１６】図４は図３のＢ−Ｂ断面図であり、第１配
線層６０、第２配線層６１及び第３配線層６２からなる
３層配線構造の例である。第１配線層６０と第３配線層
６２の配線方向を揃え、中間の第２配線層６１の配線方
向をこれらに直交させる。なお、６３、６４、６５は絶
縁膜、６２ａ〜６２ｉは配線である。このような構成に
よれば、クロック信号やクリア信号に対する雑音耐性を
改善できる。これは、配線５３ｂ（５４ｂ）の両側に電
源配線５３ａ、５３ｃ（５４ｂ、５４ｃ）を配置したか
らで、基本セル列５１、５２からの電界の影響を遮蔽で
きるからである。また、配線５３ｂ（５４ｂ）と第２配
線層６１の配線方向とが交差するからで、一般に２つの
交差配線間では電界の影響が小さいからである。
線層６０、第２配線層６１及び第３配線層６２からなる
３層配線構造の例である。第１配線層６０と第３配線層
６２の配線方向を揃え、中間の第２配線層６１の配線方
向をこれらに直交させる。なお、６３、６４、６５は絶
縁膜、６２ａ〜６２ｉは配線である。このような構成に
よれば、クロック信号やクリア信号に対する雑音耐性を
改善できる。これは、配線５３ｂ（５４ｂ）の両側に電
源配線５３ａ、５３ｃ（５４ｂ、５４ｃ）を配置したか
らで、基本セル列５１、５２からの電界の影響を遮蔽で
きるからである。また、配線５３ｂ（５４ｂ）と第２配
線層６１の配線方向とが交差するからで、一般に２つの
交差配線間では電界の影響が小さいからである。
【００１７】したがって、ゲートアレイの高密度化に伴
って、信号配線ピッチが狭くなった場合でも、クロック
信号やクリア信号等の重要な信号を周囲の信号雑音から
保護することができ、ゲートアレイの動作を確実なもの
とすることができる。なお、本発明は複合型ゲートアレ
イにも適用できる。複合型ゲートアレイは、ゲートアレ
イ領域の他に、例えばメモリやＣＰＵ等の専用領域（マ
クロセル）を基板上に混載するものである。図５は複合
型ゲートアレイの１例の平面図であり、基板の周囲にＩ
／Ｏ領域７０を形成し、そのＩ／Ｏ領域７０の内側にゲ
ートアレイ領域７１、および専用領域７２を形成してい
る。専用領域７２の対向２辺（図では短辺ａ、ｂ）を配
線チャネル７３、７４に並行させ、これらの配線チャネ
ル７３、７４に各１本ずつの幅広な配線７５、７６を敷
設して、これらを専用領域用の電源配線とする。なお、
７７、７８は第２層目の電源配線であり、スルーホール
７９〜８３によって上記電源配線７５、７６に接続す
る。幅広の電源配線７５、７６によって、専用領域７２
の電力需要を低損失で賄うことができる。
って、信号配線ピッチが狭くなった場合でも、クロック
信号やクリア信号等の重要な信号を周囲の信号雑音から
保護することができ、ゲートアレイの動作を確実なもの
とすることができる。なお、本発明は複合型ゲートアレ
イにも適用できる。複合型ゲートアレイは、ゲートアレ
イ領域の他に、例えばメモリやＣＰＵ等の専用領域（マ
クロセル）を基板上に混載するものである。図５は複合
型ゲートアレイの１例の平面図であり、基板の周囲にＩ
／Ｏ領域７０を形成し、そのＩ／Ｏ領域７０の内側にゲ
ートアレイ領域７１、および専用領域７２を形成してい
る。専用領域７２の対向２辺（図では短辺ａ、ｂ）を配
線チャネル７３、７４に並行させ、これらの配線チャネ
ル７３、７４に各１本ずつの幅広な配線７５、７６を敷
設して、これらを専用領域用の電源配線とする。なお、
７７、７８は第２層目の電源配線であり、スルーホール
７９〜８３によって上記電源配線７５、７６に接続す
る。幅広の電源配線７５、７６によって、専用領域７２
の電力需要を低損失で賄うことができる。
【００１８】
【発明の効果】請求項１の発明によれば、１層目の配線
チャネルに形成する配線をチャネルあたり１本とし、か
つ該配線を電源配線として使用するようにしたので、１
層目の凹凸箇所を少なくでき、多層配線各層の絶縁膜を
平坦化して配線効率の向上を図ることができる。
チャネルに形成する配線をチャネルあたり１本とし、か
つ該配線を電源配線として使用するようにしたので、１
層目の凹凸箇所を少なくでき、多層配線各層の絶縁膜を
平坦化して配線効率の向上を図ることができる。
【００１９】請求項２の発明によれば、１層目の配線チ
ャネルに形成する配線を３本とし、かつその中の基本セ
ル列に面する２本を電源配線として使用するとともに、
これら２本の電源配線に挟まれた１本を信号配線として
使用するようにしたので、例えばクロック信号やクリア
信号等の重要な信号線の雑音耐性を改善することができ
る。
ャネルに形成する配線を３本とし、かつその中の基本セ
ル列に面する２本を電源配線として使用するとともに、
これら２本の電源配線に挟まれた１本を信号配線として
使用するようにしたので、例えばクロック信号やクリア
信号等の重要な信号線の雑音耐性を改善することができ
る。
【図１】請求項１の発明に係る一実施例の要部平面図で
ある。
ある。
【図２】図１のＡ−Ａ断面図である。
【図３】請求項２の発明に係る一実施例の要部平面図で
ある。
ある。
【図４】図３のＢ−Ｂ断面図である。
【図５】本発明を適用した複合型ゲートアレイの平面図
である。
である。
【図６】従来例の断面図である。
３０：基板 ３１、３２：基本セル列 ３９、４０：配線チャネル ４１：第１配線層（配線層） ４２：第２配線層（配線層） ４３：第３配線層（配線層） ４７、４８：電源配線 ５０：基板 ５１、５２：基本セル列 ５３、５４：配線チャネル ５３ａ、５３ｃ：電源配線 ５４ａ、５４ｃ：電源配線 ５３ｂ：信号配線 ５４ｂ：信号配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7353−4Ｍ Ｈ０１Ｌ 21/88 Ａ
Claims (4)
- 【請求項１】基板上に複数の基本セル列を形成するとと
もに、該基本セル列間に配線チャネルを設け、該配線チ
ャネルを１層目とし、かつ複数の配線層を持つ半導体集
積回路において、前記配線チャネルに形成する配線をチ
ャネルあたり１本とし、かつ該配線を電源配線として使
用することを特徴とする半導体集積回路。 - 【請求項２】基板上に複数の基本セル列を形成するとと
もに、該基本セル列間に配線チャネルを設け、該配線チ
ャネルを１層目とする複数の配線層を持つ半導体集積回
路において、前記配線チャネルに形成する配線をチャネ
ルあたり３本とし、かつその中の基本セル列に面する２
本を電源配線として使用するとともに、これら２本の電
源配線に挟まれた１本を信号配線として使用することを
特徴とする半導体記憶装置。 - 【請求項３】基板全面に複数の基本セル列を敷き詰める
半導体集積回路において、論理セルを配置しない基本セ
ル列を配線チャネルに置き換え、かつ該配線チャネルに
基本セル列の幅を越えない１本の配線を形成するととも
に、該配線を電源配線として使用することを特徴とする
半導体集積回路。 - 【請求項４】基板全面に複数の基本セル列を敷き詰める
半導体集積回路において、論理セルを配置しない基本セ
ル列を配線チャネルに置き換え、該配線チャネルに形成
する配線をチャネルあたり３本とし、かつその中の基本
セル列に面する２本を電源配線として使用するととも
に、これら２本の電源配線に挟まれた１本を信号配線と
して使用することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897591A JPH0555533A (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897591A JPH0555533A (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555533A true JPH0555533A (ja) | 1993-03-05 |
Family
ID=16728300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897591A Withdrawn JPH0555533A (ja) | 1991-08-29 | 1991-08-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| JP2007288215A (ja) * | 1999-06-25 | 2007-11-01 | Toshiba Corp | Ｌｓｉの配線構造の設計方法 |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
-
1991
- 1991-08-29 JP JP21897591A patent/JPH0555533A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| JP2007288215A (ja) * | 1999-06-25 | 2007-11-01 | Toshiba Corp | Ｌｓｉの配線構造の設計方法 |
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