JP2807129B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2807129B2 JP2807129B2 JP20109192A JP20109192A JP2807129B2 JP 2807129 B2 JP2807129 B2 JP 2807129B2 JP 20109192 A JP20109192 A JP 20109192A JP 20109192 A JP20109192 A JP 20109192A JP 2807129 B2 JP2807129 B2 JP 2807129B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、より詳しくは、スタンダードセル方式を採用した半
導体集積回路に関する。
し、より詳しくは、スタンダードセル方式を採用した半
導体集積回路に関する。
【０００２】
【従来の技術】ＣＡＤ(コンピュータ・エイデッド・デ
ザイン)により半導体集積回路を設計する場合、一般
に、複数のセルを配列してセル列を構成するとともに、
このセル列を所定間隔あけて複数配置して各セル列間に
配線領域を形成する。この配線領域には、同一または異
なるセル列に属するセルとセルとを接続する配線路を設
ける。
ザイン)により半導体集積回路を設計する場合、一般
に、複数のセルを配列してセル列を構成するとともに、
このセル列を所定間隔あけて複数配置して各セル列間に
配線領域を形成する。この配線領域には、同一または異
なるセル列に属するセルとセルとを接続する配線路を設
ける。
【０００３】ＣＡＤによる自動配置配線の方式として、
予め登録された標準的なセル群を用い、それらを階層的
に積み上げて配線を施すスタンダードセル方式が知られ
ている。スタンダードセル方式では、配置すべき配線路
の位置の基準として格子座標を設定する。そして、格子
線の上に、縦方向の配線路と横方向の配線路とを異なる
配線層として設け、格子線が交差する箇所(格子点)に、
上記両配線路を接続するコンタクトを配置する。隣り合
う格子線の間隔(格子間隔)は、配線路の幅および配線路
と配線路との間のスペーシング、また、コンタクトの大
きさおよびその間隔などを考慮して、デザインルール上
問題のない最適の値に設定する。
予め登録された標準的なセル群を用い、それらを階層的
に積み上げて配線を施すスタンダードセル方式が知られ
ている。スタンダードセル方式では、配置すべき配線路
の位置の基準として格子座標を設定する。そして、格子
線の上に、縦方向の配線路と横方向の配線路とを異なる
配線層として設け、格子線が交差する箇所(格子点)に、
上記両配線路を接続するコンタクトを配置する。隣り合
う格子線の間隔(格子間隔)は、配線路の幅および配線路
と配線路との間のスペーシング、また、コンタクトの大
きさおよびその間隔などを考慮して、デザインルール上
問題のない最適の値に設定する。
【０００４】ここで、上記配線路が長々とセル列を迂回
するのを避けるために、上記セル列中に貫通線セルを設
ける手段が知られている。例えば、図２(a)に示すよう
に、従来の貫通線セルＣ10は、１格子間隔Ｗを有し、そ
の両側に、セル列に対して垂直に配された貫通配線路
(多層の配線層のうち下層の配線層によって形成される)
Ｌ11,Ｌ21を有している。
するのを避けるために、上記セル列中に貫通線セルを設
ける手段が知られている。例えば、図２(a)に示すよう
に、従来の貫通線セルＣ10は、１格子間隔Ｗを有し、そ
の両側に、セル列に対して垂直に配された貫通配線路
(多層の配線層のうち下層の配線層によって形成される)
Ｌ11,Ｌ21を有している。
【０００５】この貫通線セルＣ10と同図(b)に示すスタ
ンダードセル(５メッシュからなる)Ｃ20,Ｃ20とを組み
合わせてセル列を構成した場合、同図(c)に示すよう
に、貫通配線路Ｌ11とＬ12、貫通配線路Ｌ21とＬ22がそ
れぞれ合わさって、所定の幅を有する貫通配線路Ｌ10,
Ｌ20が形成される。
ンダードセル(５メッシュからなる)Ｃ20,Ｃ20とを組み
合わせてセル列を構成した場合、同図(c)に示すよう
に、貫通配線路Ｌ11とＬ12、貫通配線路Ｌ21とＬ22がそ
れぞれ合わさって、所定の幅を有する貫通配線路Ｌ10,
Ｌ20が形成される。
【０００６】なお、上記スタンダードセルＣ20では、セ
ルの境界は格子点３５a,３５b,４０a,４０bを結ぶ格子
線上に設けられ、入力端子Ｔ10は格子点３７a,３７b、
出力端子Ｔ20は格子点３８a,３８bに置かれる(入出力端
子は上下４個ずつの格子点３６a,３７a,３８a,３９a;３
６b,３７b,３８b,３９bに置かれ得る。)。上記貫通配線
路Ｌ21,Ｌ11は、セルの両側に、セル列に対して垂直に
設けられている。破線で囲まれた領域Ａ20内には、トラ
ンジスタや、入出力端子とトランジスタとを接続する素
子用配線路、コンタクトなどが設けられる(入力１系
統、出力１系統の回路を構成する)。
ルの境界は格子点３５a,３５b,４０a,４０bを結ぶ格子
線上に設けられ、入力端子Ｔ10は格子点３７a,３７b、
出力端子Ｔ20は格子点３８a,３８bに置かれる(入出力端
子は上下４個ずつの格子点３６a,３７a,３８a,３９a;３
６b,３７b,３８b,３９bに置かれ得る。)。上記貫通配線
路Ｌ21,Ｌ11は、セルの両側に、セル列に対して垂直に
設けられている。破線で囲まれた領域Ａ20内には、トラ
ンジスタや、入出力端子とトランジスタとを接続する素
子用配線路、コンタクトなどが設けられる(入力１系
統、出力１系統の回路を構成する)。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
スタンダードセル方式による半導体集積回路は、上記貫
通線セルＣ10上で、貫通配線路Ｌ10,Ｌ20の隙間に何も
配していない。この隙間は貫通配線路(多層の配線層の
うち下層の配線層)のデザインルールで許される最小の
スペーシングよりも数倍大きいため、貫通線セルＣ10を
設けることによってかなりの無駄が生じていると考えら
れる。
スタンダードセル方式による半導体集積回路は、上記貫
通線セルＣ10上で、貫通配線路Ｌ10,Ｌ20の隙間に何も
配していない。この隙間は貫通配線路(多層の配線層の
うち下層の配線層)のデザインルールで許される最小の
スペーシングよりも数倍大きいため、貫通線セルＣ10を
設けることによってかなりの無駄が生じていると考えら
れる。
【０００８】そこで、この発明の目的は、貫通線セル上
で貫通配線路の本数を増やして空間の無駄を少なくし、
これにより、チップ面積を縮小でき、動作速度を高める
ことができる半導体集積回路を提供することにある。
で貫通配線路の本数を増やして空間の無駄を少なくし、
これにより、チップ面積を縮小でき、動作速度を高める
ことができる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体集積回路は、基板上に、それぞれ
複数の素子を有する複数のセルを配列してなるセル列を
所定間隔あけて配置し、上記セル列とセル列との間の配
線領域に上記セルを接続する多層の配線層からなる素子
用配線路を設けるとともに、上記セル列内に１格子間隔
を有する貫通線セルを設け、この貫通線セル上に、上記
多層の配線層のうちの一つの配線層からなり、上記セル
列を貫通して上記セルを接続する貫通配線路を設けて、
所定の機能を持つ回路を構成した半導体集積回路におい
て、上記貫通配線路として、上記貫通線セルのコーナー
をなす第１の格子点上を通り、貫通線セルの領域内をコ
の字状に屈曲して、セル列に関して上記第１の格子点と
対称な第２の格子点上を通る第１の配線路と、上記第１
の格子点の隣で上記貫通線セルの隣のセルに属する第３
の格子点上を通り、上記隣のセル内を屈曲して上記貫通
線セルとの境界線上に延び、上記境界線の中央近傍上を
通り、さらに上記境界線上から上記隣のセル内に延びて
屈曲して、セル列に関して上記第３の格子点と対称な第
４の格子点を通る第２の配線路を備えたことを特徴とし
ている。
め、この発明の半導体集積回路は、基板上に、それぞれ
複数の素子を有する複数のセルを配列してなるセル列を
所定間隔あけて配置し、上記セル列とセル列との間の配
線領域に上記セルを接続する多層の配線層からなる素子
用配線路を設けるとともに、上記セル列内に１格子間隔
を有する貫通線セルを設け、この貫通線セル上に、上記
多層の配線層のうちの一つの配線層からなり、上記セル
列を貫通して上記セルを接続する貫通配線路を設けて、
所定の機能を持つ回路を構成した半導体集積回路におい
て、上記貫通配線路として、上記貫通線セルのコーナー
をなす第１の格子点上を通り、貫通線セルの領域内をコ
の字状に屈曲して、セル列に関して上記第１の格子点と
対称な第２の格子点上を通る第１の配線路と、上記第１
の格子点の隣で上記貫通線セルの隣のセルに属する第３
の格子点上を通り、上記隣のセル内を屈曲して上記貫通
線セルとの境界線上に延び、上記境界線の中央近傍上を
通り、さらに上記境界線上から上記隣のセル内に延びて
屈曲して、セル列に関して上記第３の格子点と対称な第
４の格子点を通る第２の配線路を備えたことを特徴とし
ている。
【００１０】また、上記複数のセルがそれぞれ特定の機
能を有するスタンダードセルであるのが望ましい。
能を有するスタンダードセルであるのが望ましい。
【００１１】
【作用】この発明の半導体集積回路では、貫通配線路は
第１の配線路と第２の配線路を備える。上記第１の配線
路は、貫通線セルのコーナーおよび貫通線セル内を通っ
て貫通線セル当たり２本設けられる。同様に、上記第２
の配線路は貫通線セルの両隣のセルと貫通線セル側の境
界線とを通って貫通線セル当たり２本設けられる。すな
わち、貫通線セル当たりの貫通配線路の本数が、従来に
比して倍増する。したがって、空間の無駄が少なくなっ
て、チップ面積が縮小される。また、配線長が相対的に
短くなって、動作速度が高まる。
第１の配線路と第２の配線路を備える。上記第１の配線
路は、貫通線セルのコーナーおよび貫通線セル内を通っ
て貫通線セル当たり２本設けられる。同様に、上記第２
の配線路は貫通線セルの両隣のセルと貫通線セル側の境
界線とを通って貫通線セル当たり２本設けられる。すな
わち、貫通線セル当たりの貫通配線路の本数が、従来に
比して倍増する。したがって、空間の無駄が少なくなっ
て、チップ面積が縮小される。また、配線長が相対的に
短くなって、動作速度が高まる。
【００１２】また、上記複数のセルがそれぞれ特定の機
能を有するスタンダードセルである場合、上記半導体集
積回路はスタンダードセル方式の半導体集積回路にな
る。
能を有するスタンダードセルである場合、上記半導体集
積回路はスタンダードセル方式の半導体集積回路にな
る。
【００１３】
【実施例】以下、この発明の半導体集積回路を実施例に
より詳細に説明する。
より詳細に説明する。
【００１４】図１は一実施例のスタンダードセル方式の
半導体集積回路を示している。同図(a)は上記半導体集
積回路を構成する貫通線セルＣ1、同図(b)は特定の機能
を有するスタンダードセル(５メッシュからなる)Ｃ2、
同図(c)は上記貫通線セルＣ1とスタンダードセルＣ2と
を組み合わせた状態をそれぞれ示している。
半導体集積回路を示している。同図(a)は上記半導体集
積回路を構成する貫通線セルＣ1、同図(b)は特定の機能
を有するスタンダードセル(５メッシュからなる)Ｃ2、
同図(c)は上記貫通線セルＣ1とスタンダードセルＣ2と
を組み合わせた状態をそれぞれ示している。
【００１５】同図(a)に示すように、上記貫通線セルＣ1
は、１格子間隔Ｗ内に、多層の配線層のうちの下層の配
線層で形成される貫通配線路として、第１の配線路Ｌ1,
Ｌ2と、第２の配線路Ｌ3,Ｌ4の一部を構成する部分配線
路Ｌ33,Ｌ43とを備えている。上記第１の配線路Ｌ1は、
この貫通線セルＣ1のコーナーをなす第１の格子点１５a
上を通り、貫通線セルＣ1の領域内をコの字状に屈曲し
て、セル列に関して第１の格子点１５aと対称な第２の
格子点１５b上を通っている。また、第１の配線路Ｌ
2は、この貫通線セルＣ1のコーナーをなす第１の格子点
１４a上を通り、貫通線セルＣ1の領域内を第１の配線路
Ｌ1と対称にコの字状に屈曲して、セル列に関して第１
の格子点１４aと対称な第２の格子点１４b上を通ってい
る。上記部分配線路Ｌ33は格子点１５a,１５bを結ぶ境
界線に沿って設けられ(格子点１５a,１５b近傍を除
く)、また、部分配線路Ｌ43は格子点１４a,１４bを結ぶ
境界線に沿って設けられている(格子点１４a,１４b近傍
を除く)。なお、第１の配線路Ｌ1,Ｌ2の間、第１の配線
路Ｌ1と部分配線路Ｌ33との間および第１の配線路Ｌ2と
部分配線路Ｌ43との間の隙間は、いずれもデザインルー
ル上問題が無い距離だけ離間している。
は、１格子間隔Ｗ内に、多層の配線層のうちの下層の配
線層で形成される貫通配線路として、第１の配線路Ｌ1,
Ｌ2と、第２の配線路Ｌ3,Ｌ4の一部を構成する部分配線
路Ｌ33,Ｌ43とを備えている。上記第１の配線路Ｌ1は、
この貫通線セルＣ1のコーナーをなす第１の格子点１５a
上を通り、貫通線セルＣ1の領域内をコの字状に屈曲し
て、セル列に関して第１の格子点１５aと対称な第２の
格子点１５b上を通っている。また、第１の配線路Ｌ
2は、この貫通線セルＣ1のコーナーをなす第１の格子点
１４a上を通り、貫通線セルＣ1の領域内を第１の配線路
Ｌ1と対称にコの字状に屈曲して、セル列に関して第１
の格子点１４aと対称な第２の格子点１４b上を通ってい
る。上記部分配線路Ｌ33は格子点１５a,１５bを結ぶ境
界線に沿って設けられ(格子点１５a,１５b近傍を除
く)、また、部分配線路Ｌ43は格子点１４a,１４bを結ぶ
境界線に沿って設けられている(格子点１４a,１４b近傍
を除く)。なお、第１の配線路Ｌ1,Ｌ2の間、第１の配線
路Ｌ1と部分配線路Ｌ33との間および第１の配線路Ｌ2と
部分配線路Ｌ43との間の隙間は、いずれもデザインルー
ル上問題が無い距離だけ離間している。
【００１６】また、同図(b)に示すように、上記スタン
ダードセルＣ2は、多層の配線層のうちの下層の配線層
で形成される貫通配線路として、第２の配線路Ｌ3の一
部を構成する部分配線路Ｌ31,Ｌ32,Ｌ34と、第２の配線
路Ｌ4の一部を構成する部分配線路Ｌ41,Ｌ42,Ｌ44とを
備えている。上記部分配線路Ｌ31は、このセルＣ2のコ
ーナーをなす格子点１５aの隣の格子点(第３の格子点)
１６a上を通り、セルＣ2内をＬ字状に屈曲してセルＣ2
の境界線まで延びている。部分配線路Ｌ32は、上記部分
配線路Ｌ31に連なり、セルＣ2の境界線に沿って上記格
子点１５aとセル列に関して対称な格子点１５b近傍まで
延びている。部分配線路Ｌ34は、上記部分配線路Ｌ32に
連なり、セルＣ2の内側へ延び、Ｌ字状に屈曲して、セ
ル列に関して上記格子点１６aと対称な第４の格子点１
６b上を通っている。同様に、上記部分配線路Ｌ41は、
このセルＣ2のコーナーをなす格子点２０aの隣の格子点
(第３の格子点)１９a上を通り、セルＣ2内をＬ字状に屈
曲してセルＣ2の境界線上まで延びている。部分配線路
Ｌ42は、上記部分配線路Ｌ41に連なり、セルＣ2の境界
線に沿って上記格子点２０aとセル列に関して対称な格
子点２０b近傍まで延びている。部分配線路Ｌ44は、上
記部分配線路Ｌ42に連なり、セルＣ2の内側へ延びてＬ
字状に屈曲して、セル列に関して上記格子点１９aと対
称な第４の格子点１９b上を通っている。
ダードセルＣ2は、多層の配線層のうちの下層の配線層
で形成される貫通配線路として、第２の配線路Ｌ3の一
部を構成する部分配線路Ｌ31,Ｌ32,Ｌ34と、第２の配線
路Ｌ4の一部を構成する部分配線路Ｌ41,Ｌ42,Ｌ44とを
備えている。上記部分配線路Ｌ31は、このセルＣ2のコ
ーナーをなす格子点１５aの隣の格子点(第３の格子点)
１６a上を通り、セルＣ2内をＬ字状に屈曲してセルＣ2
の境界線まで延びている。部分配線路Ｌ32は、上記部分
配線路Ｌ31に連なり、セルＣ2の境界線に沿って上記格
子点１５aとセル列に関して対称な格子点１５b近傍まで
延びている。部分配線路Ｌ34は、上記部分配線路Ｌ32に
連なり、セルＣ2の内側へ延び、Ｌ字状に屈曲して、セ
ル列に関して上記格子点１６aと対称な第４の格子点１
６b上を通っている。同様に、上記部分配線路Ｌ41は、
このセルＣ2のコーナーをなす格子点２０aの隣の格子点
(第３の格子点)１９a上を通り、セルＣ2内をＬ字状に屈
曲してセルＣ2の境界線上まで延びている。部分配線路
Ｌ42は、上記部分配線路Ｌ41に連なり、セルＣ2の境界
線に沿って上記格子点２０aとセル列に関して対称な格
子点２０b近傍まで延びている。部分配線路Ｌ44は、上
記部分配線路Ｌ42に連なり、セルＣ2の内側へ延びてＬ
字状に屈曲して、セル列に関して上記格子点１９aと対
称な第４の格子点１９b上を通っている。
【００１７】上記貫通線セルＣ1とスタンダードセル
Ｃ2,Ｃ2とを組み合わせてセル列を構成した場合、同図
(c)に示すように、部分配線路Ｌ32とＬ33、部分配線路
Ｌ42とＬ43とが合わさって、所定の幅を有する貫通配線
路Ｌ3,貫通配線路Ｌ4が形成される。これらの貫通配線
路Ｌ3,Ｌ4の間には貫通配線路Ｌ1,貫通配線路Ｌ2が通っ
ている。したがって、１つの貫通線セルＣ1当たりの貫
通配線路の本数が４本となり、従来に比して倍増する。
この結果、この半導体集積回路では、セル列を迂回する
配線路の数を減少させることができ、空間の無駄を少な
くすることができる。これにより、チップ面積を縮小で
き、動作速度を高めることができる。
Ｃ2,Ｃ2とを組み合わせてセル列を構成した場合、同図
(c)に示すように、部分配線路Ｌ32とＬ33、部分配線路
Ｌ42とＬ43とが合わさって、所定の幅を有する貫通配線
路Ｌ3,貫通配線路Ｌ4が形成される。これらの貫通配線
路Ｌ3,Ｌ4の間には貫通配線路Ｌ1,貫通配線路Ｌ2が通っ
ている。したがって、１つの貫通線セルＣ1当たりの貫
通配線路の本数が４本となり、従来に比して倍増する。
この結果、この半導体集積回路では、セル列を迂回する
配線路の数を減少させることができ、空間の無駄を少な
くすることができる。これにより、チップ面積を縮小で
き、動作速度を高めることができる。
【００１８】なお、上記スタンダードセルＣ2では、セ
ルの境界は格子点１５a,１５b,２００a,２０bを結ぶ格
子線上に設けられ、入力端子Ｔ1は格子点１７a,１７b、
出力端子Ｔ2は格子点１８a,１８bに置かれている。破線
で囲まれた領域Ａ2内には、トランジスタや、入出力端
子とトランジスタとを接続する素子用配線路、コンタク
トなどが設けられる(入力１系統、出力１系統の回路を
構成する)。上記第３の格子点１６a,１９aおよび第４の
格子点１６b,１９bは、素子が存在しない余白部分であ
り、通常のスタンダードセルでは使用されていない。し
たがって、これらの格子点を貫通配線路に利用すること
によって、セル面積が増大することは殆んどない。仮に
セル面積を増大させるとしても１格子間隔程度の増大で
済み、貫通配線路の本数を増やすことによるチップ面積
低減効果のほうが大きいと言える。
ルの境界は格子点１５a,１５b,２００a,２０bを結ぶ格
子線上に設けられ、入力端子Ｔ1は格子点１７a,１７b、
出力端子Ｔ2は格子点１８a,１８bに置かれている。破線
で囲まれた領域Ａ2内には、トランジスタや、入出力端
子とトランジスタとを接続する素子用配線路、コンタク
トなどが設けられる(入力１系統、出力１系統の回路を
構成する)。上記第３の格子点１６a,１９aおよび第４の
格子点１６b,１９bは、素子が存在しない余白部分であ
り、通常のスタンダードセルでは使用されていない。し
たがって、これらの格子点を貫通配線路に利用すること
によって、セル面積が増大することは殆んどない。仮に
セル面積を増大させるとしても１格子間隔程度の増大で
済み、貫通配線路の本数を増やすことによるチップ面積
低減効果のほうが大きいと言える。
【００１９】
【発明の効果】以上より明らかなように、この発明の半
導体集積回路は、貫通配線路として、貫通線セルのコー
ナーおよび貫通線セル内を通って貫通線セル当たり２本
設けることができる第１の配線路と、貫通線セルの両隣
のセルと貫通線セル側の境界線とを通って貫通線セル当
たり２本設けることができる第２の配線路を備えてい
る。したがって、貫通線セル当たりの貫通配線路の本数
を、従来に比して倍増できる。この結果、セル列を迂回
する配線路の本数を低減でき、空間の無駄を少なくして
チップ面積を縮小できる。また、配線長を相対的に短く
することができ、動作速度を高めることができる。
導体集積回路は、貫通配線路として、貫通線セルのコー
ナーおよび貫通線セル内を通って貫通線セル当たり２本
設けることができる第１の配線路と、貫通線セルの両隣
のセルと貫通線セル側の境界線とを通って貫通線セル当
たり２本設けることができる第２の配線路を備えてい
る。したがって、貫通線セル当たりの貫通配線路の本数
を、従来に比して倍増できる。この結果、セル列を迂回
する配線路の本数を低減でき、空間の無駄を少なくして
チップ面積を縮小できる。また、配線長を相対的に短く
することができ、動作速度を高めることができる。
【００２０】また、上記複数のセルがそれぞれ特定の機
能を有するスタンダードセルである場合、スタンダード
セル方式の半導体集積回路を構成することができる。
能を有するスタンダードセルである場合、スタンダード
セル方式の半導体集積回路を構成することができる。
【図１】 この発明の一実施例のスタンダードセル方式
の半導体集積回路を示す図である。
の半導体集積回路を示す図である。
【図２】 従来のスタンダードセル方式の半導体集積回
路を示す図である。
路を示す図である。
Ａ2 素子領域 Ｃ1 貫通線セル Ｃ2 スタンダードセル Ｌ1,Ｌ2 第１の配線路 Ｌ3,Ｌ4 第２の配線路 Ｌ31,Ｌ32,Ｌ33,Ｌ34,Ｌ41,Ｌ42,Ｌ43,Ｌ44 部分配線
路 Ｔ1 入力端子 Ｔ2 出力端子 １３a,１３b,１４a,１４b,…,２０a,２０b 格子点
路 Ｔ1 入力端子 Ｔ2 出力端子 １３a,１３b,１４a,１４b,…,２０a,２０b 格子点
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82
Claims (2)
- 【請求項１】 基板上に、それぞれ複数の素子を有する
複数のセルを配列してなるセル列を所定間隔あけて配置
し、上記セル列とセル列との間の配線領域に上記セルを
接続する多層の配線層からなる素子用配線路を設けると
ともに、上記セル列内に１格子間隔を有する貫通線セル
を設け、この貫通線セル上に、上記多層の配線層のうち
の一つの配線層からなり、上記セル列を貫通して上記セ
ルを接続する貫通配線路を設けて、所定の機能を持つ回
路を構成した半導体集積回路において、 上記貫通配線路として、上記貫通線セルのコーナーをな
す第１の格子点上を通り、貫通線セルの領域内をコの字
状に屈曲して、セル列に関して上記第１の格子点と対称
な第２の格子点上を通る第１の配線路と、上記第１の格
子点の隣で上記貫通線セルの隣のセルに属する第３の格
子点上を通り、上記隣のセル内を屈曲して上記貫通線セ
ルとの境界線上に延び、上記境界線の中央近傍上を通
り、さらに上記境界線上から上記隣のセル内に延びて屈
曲して、セル列に関して上記第３の格子点と対称な第４
の格子点を通る第２の配線路を備えたことを特徴とする
半導体集積回路。 - 【請求項２】 上記複数のセルがそれぞれ特定の機能を
有するスタンダードセルであることを特徴とする請求項
１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20109192A JP2807129B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20109192A JP2807129B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653319A JPH0653319A (ja) | 1994-02-25 |
| JP2807129B2 true JP2807129B2 (ja) | 1998-10-08 |
Family
ID=16435250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20109192A Expired - Fee Related JP2807129B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807129B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19743244A1 (de) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Verfahren zur Kompaktierung von Leiterbahnen-Layouts von integrierten Schaltungen |
-
1992
- 1992-07-28 JP JP20109192A patent/JP2807129B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653319A (ja) | 1994-02-25 |
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