KR20160020790A - 반도체 장치 - Google Patents

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KR20160020790A
KR20160020790A KR1020140105979A KR20140105979A KR20160020790A KR 20160020790 A KR20160020790 A KR 20160020790A KR 1020140105979 A KR1020140105979 A KR 1020140105979A KR 20140105979 A KR20140105979 A KR 20140105979A KR 20160020790 A KR20160020790 A KR 20160020790A
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gate
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latch
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KR1020140105979A
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김성진
지성수
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에스케이하이닉스 주식회사
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    • H03K—PULSE TECHNIQUE
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    • H03K19/003—Modifications for increasing the reliability for protection
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Abstract

래치 회로를 포함하는 반도체 장치에 관한 것으로, 제1 래치 노드와 제2 래치 노드 사이에 접속된 래치부; 및 상기 제1 래치 노드와 상기 제2 래치 노드 간에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부를 포함하며, 상기 공통 접속부는 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제1 MOS 트랜지스터를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 래치 회로를 포함하는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 집적도가 향상되고 동작 전압(operation voltage)이 낮아짐에 따라 소프트 에러(Soft Error)가 발생하고 있다.
소프트 에러(Soft Error)란 소자의 특정 부분이 종국적으로 고장나는 하드 에러(Hard Error)와는 달리, 칩(Chip) 중에서 무작위로 발생해서 쉽게 수정이 가능한 오작동을 말한다. 소프트 에러는 우라늄(Uranium)(U), 토륨(Thorium)(Th),아메리슘(Americium)(Am) 등의 방사선 원소에서 방사되는 알파 파티클(alpha particle)에 의해 유발되고 있다. 예컨대, EMC(Epoxy Molding Compound) 등에 존재하는 알파 파티클은 실리콘 핵과 충돌함으로써 강력한 실리콘 핵을 만들고, 이때 충돌 에너지에 의하여 실리콘 핵에 결합되어 있던 캐리어(EHP)가 프리 캐리어(free carrier)가 되는데, 이들 중 정공(hole)은 P-웰(well) 내에서 재조합 과정을 거치며 소멸되고, 전자는 확산(diffusion) 및 드리프트(drift)에 의하여 해당 논리 노드(또는 기억 노드)의 논리 레벨을 변동시키거나 반전시킴으로써 소프트 에러를 유발한다.
한편, 소프트 에러는 반도체 장치 중 메모리 장치에서 매우 큰 이슈가 되어 왔다. 이에 따라, 메모리 장치에는 에러 정정 부호(ECC)에 의한 에러 검출/정정 기능을 이용하여 소프트 에러를 대비하고 있다. 그런데, 논리 회로에 발생하는 소프트 에러는 에러 정정 부호(ECC)를 통해 해결할 수 없기 때문에, 논리 회로에 발생하는 소프트 에러를 방지하기 위한 기술이 필요하다. 여기서, 논리 회로는, 예정된 정보를 기억하기 위한 회로로, 예컨대, 플립 플롭(flip-flop), 래치(latch) 등을 포함한다.
본 발명은 논리 노드(또는 기억 노드)에 발생하는 소프트 에러(Soft Error)에 강인성을 가지는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 제1 래치 노드와 제2 래치 노드 사이에 접속된 래치부; 및 상기 제1 래치 노드와 상기 제2 래치 노드 간에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부를 포함할 수 있다. 여기서, 상기 공통 접속부는 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제1 MOS 트랜지스터와, 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅된 제2 MOS 트랜지스터를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 리셋신호에 응답하여 제1 래치 노드에 제1 전압을 제공하기 위한 초기화부; 클럭신호와 입력신호에 응답하여 상기 제1 래치 노드에 제2 전압을 제공하기 위한 로딩부; 상기 제1 래치 노드와 제2 래치 노드 사이에 접속된 래치부; 및 상기 제1 래치 노드와 상기 제2 래치 노드 간에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부를 포함하며, 상기 공통 접속부는, 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제1 PMOS 트랜지스터; 및 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅된 제1 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 실시예는 논리 노드(또는 기억 노드)에 발생하는 소프트 에러(Soft Error)의 내성이 향상됨에 따라 반도체 장치의 동작 신뢰성이 향상될 수 있는 효과가 있다.
도 1은 비교예에 따른 반도체 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 3은 도 2에 도시된 초기화부, 로딩부, 래치부 및 공통 접속부의 일예를 보인 내부 구성도이다.
도 4는 도 3에 도시된 초기화부, 로딩부, 래치부 및 공통 접속부의 레이아웃 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 비교예에 따른 반도체 장치가 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 접속된 래치부(110)와, 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부(120)를 포함할 수 있다.
래치부(110)는 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 접속된 제1 반전부(111)와, 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 접속되되 입력단과 출력단이 제1 반전부(111)와 반대로 접속되는 제2 반전부(113)를 포함할 수 있다. 래치부(110)는 공지공용의 기술이므로, 그에 대한 자세한 설명은 생략하도록 한다.
공통 접속부(120)는 제1 래치 노드(LAT) 또는 제2 래치 노드(LATB)에 래치된 논리 레벨이 소프트 에러(Soft Error)에 의해 반전되지 않도록, 소프트 에러로부터 래치부(110)를 보호해 주는 역할을 한다. 예컨대, 공통 접속부(120)는 커패시터를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 설명한다.
래치부(110)는 제1 래치 노드(LAT)의 논리 레벨과 제2 래치 노드(LATB)의 논리 레벨을 지속적으로 유지시킬 수 있다. 예컨대, 래치부(110)는 제1 래치 노드(LAT)를 논리 로우 레벨로 유지할 수 있고 제2 래치 노드(LATB)를 논리 하이 레벨로 유지할 수 있으며, 반대로 제1 래치 노드(LAT)를 논리 하이 레벨로 유지할 수 있고 제2 래치 노드(LATB)를 논리 로우 레벨로 유지할 수 있다.
이때, 소프트 에러에 의해 제1 래치 노드(LAT) 또는 제2 래치 노드(LATB)에 노이즈가 발생하면, 공통 접속부(120)는 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 공통형 잡음(common mode noise)을 발생시킬 수 있다. 예컨대, 공통 접속부(120)는 상기 노이즈에 의해 제1 래치 노드(LAT)의 전압 레벨이 상승하는 경우 제1 래치 노드(LAT)에 상승된 전압 레벨만큼 제2 래치 노드(LATB)의 전압 레벨을 상승시킬 수 있다. 다시 말해, 공통 접속부(120)는 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 중 어느 하나에 노이즈가 발생하는 경우 제1 래치 노드(LAT)와 제2 래치 노드(LATB)에 공통으로 노이즈가 반영되도록 하는 것이다. 결과적으로, 제1 래치 노드(LAT) 또는 제2 래치 노드(LATB)에 노이즈가 발생하더라도 공통 접속부(120)에 의해 논리 레벨이 반전되지 않고 그대로 유지될 수 있다.
도 2에는 본 발명의 실시예에 따른 반도체 장치가 구성도로 도시되어 있다.
본 발명의 실시예에서는 예정된 신호를 래치하기 위한 래치회로를 예로 들어 설명하기로 한다.
본 발명의 실시예에서는 앞서 설명한 비교예의 구성과 동일한 구성에 대하여 동일한 명칭을 사용하여 설명하기로 한다.
도 2를 참조하면, 반도체 장치(200)는 리셋신호(RSTB)에 응답하여 제1 래치 노드(LAT)에 제1 전압(예:VDD)을 제공하기 위한 초기화부(210)와, 클럭신호(CLK)와 입력신호(DATA)에 응답하여 제2 전압(예:VSS)을 제공하기 위한 로딩부(220)와, 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 접속된 래치부(230)와, 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부(240)을 포함할 수 있다.
여기서, 래치부(230)는 앞서 설명한 바와 같이, 제1 래치 노드(LAT)의 전압레벨을 반전하여 제2 래치 노드(LATB)로 출력하기 위한 제1 반전부(231)와, 제2 래치 노드(LATB)의 전압레벨을 반전하여 제1 래치 노드(LAT)로 출력하기 위한 제2 반전부(233)을 포함할 수 있다.
도 3에는 도 2에 도시된 초기화부(210), 로딩부(220), 제1 반전부(231), 제2 반전부 및 공통 접속부(240)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3을 참조하면, 초기화부(210)는 리셋신호(RSTB)를 게이트 입력으로 하며 제1 전압(VDD)단과 제1 래치 노드(LAT) 사이에 소오스와 드레인이 접속된 제1 PMOS 트랜지스터(P1)를 포함할 수 있다.
로딩부(220)는 입력신호(DATA)를 게이트 입력으로 하며 제1 접속 노드(COND1)와 제1 래치 노드(LAT) 사이에 소오스와 드레인인 접속된 제1 NMOS 트랜지스터(N1)와, 클럭신호(CLK)를 게이트 입력으로 하며 제2 전압(VSS)단과 제1 접속 노드(LAT) 사이에 소오스와 드레인이 접속된 제2 NMOS 트랜지스터(N2)를 포함할 수 있다.
제1 반전부(231)는 제1 래치 노드(LAT)에 게이트가 접속되며 제1 전압(VDD)단과 제2 래치 노드(LATB) 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터(P2)와, 제1 래치 노드(LAT)에 게이트가 접속되며 제2 전압(VSS)단과 제2 래치 노드(LATB) 사이에 소오스와 드레인이 접속된 제3 NMOS 트랜지스터(N3)를 포함할 수 있다.
제2 반전부(233)는 제2 래치 노드(LATB)에 게이트가 접속되며 제2 접속 노드(COND2)와 제1 래치 노드(LAT) 사이에 소오스와 드레인이 접속된 제3 PMOS 트랜지스터(P3)와, 클럭신호(CLK)를 게이트 입력으로 하며 제1 전압(VDD)단과 제2 접속 노드(COND2) 사이에 소오스와 드레인이 접속된 제4 PMOS 트랜지스터(P4)와, 제2 래치 노드(LATB)에 게이트가 접속되며 제3 접속 노드(COND3)와 제1 래치 노드(LAT) 사이에 소오스와 드레인이 접속된 제4 NMOS 트랜지스터(N4)와, 클럭신호(CLK)가 반전된 클럭바신호(CLKB)를 게이트 입력으로 하며 제2 전압(VSS)단과 제3 접속 노드(COND3) 사이에 소오스와 드레인이 접속된 제5 NMOS 트랜지스터(N5)를 포함할 수 있다.
공통 접속부(240)는 제1 래치 노드(LAT)에 게이트가 접속되고 제2 래치 노드(LATB)에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제5 PMOS 트랜지스터(P5)와, 제1 래치 노드(LAT)에 게이트가 접속되고 제2 래치 노드(LATB)에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅된 제6 NMOS 트랜지스터(N6)를 포함할 수 있다.
도 4에는 도 3에 도시된 초기화부(210), 로딩부(220), 래치부(230) 및 공통 접속부(240)의 레이아웃 도면이 도시되어 있다.
도 4를 참조하면, 제1 영역(NA)에는 제1 내지 제6 NMOS 트랜지스터(N1 ~ N6)가 각각의 접합(junction) 영역을 공유하며 배치되고, 제2 영역(PA)에는 제1 내지 제6 PMOS 트랜지스터(P1 ~ P5)가 각각의 접합 영역을 공유하며 배치될 수 있다. 예컨대, 제1 영역(NA)은 P-웰(well)을 포함할 수 있고, 제2 영역(PA)은 N-웰을 포함할 수 있다.
제1 영역(NA)에는, 제2 전압(VSS)단이 접속된 제1 접합 영역과 제1 접속 노드가 접속된 제2 접합 영역 사이에 제1 NMOS 트랜지스터(N1)의 게이트가 형성될 수 있고, 상기 제2 접합 영역과 제1 래치 노드(LAT)가 접속된 제3 접합 영역 사이에 제2 NMOS 트랜지스터(N2)의 게이트가 형성될 수 있고, 상기 제3 접합 영역과 제3 접속 노드(COND3)가 저속된 제4 접합 영역 사이에 제4 NMOS 트랜지스터(N4)의 게이트가 형성될 수 있고, 상기 제4 접합 영역과 제2 전압(VSS)단이 접속된 제5 접합 영역 사이에 제5 NMOS 트랜지스터(N5)의 게이트가 형성될 수 있고, 상기 제5 접합 영역과 제2 래치 노드(LATB)가 접속된 제6 접합 영역 사이에 제3 NMOS 트랜지스터(N3)의 게이트가 형성될 수 있으며, 상기 제6 접합 영역과 플로팅(floating)된 제7 접합 영역 사이에 제6 NMOS 트랜지스터의 게이트가 형성될 수 있다.
제2 영역(PA)에는, 제1 전압(VDD)단이 접속된 제8 접합 영역과 제1 래치 노드(LAT)가 접속된 제9 접합 영역 사이에 제1 PMOS 트랜지스터(P1)의 게이트가 형성될 수 있고, 상기 제9 접합 영역과 제2 접속 노드(COND2)가 접속된 제10 접합 영역 사이에 제3 PMOS 트랜지스터(P3)의 게이트가 형성될 수 있고, 상기 제10 접합 영역과 제1 전압(VDD)단이 접속된 제11 접합 영역 사이에 제4 PMOS 트랜지스터(P4)의 게이트가 형성될 수 있고, 상기 제11 접합 영역과 제2 래치 노드(LATB)가 접속된 제12 접합 영역 사이에 제2 PMOS 트랜지스터(P2)의 게이트가 형성될 수 있으며, 상기 제12 접합 영역과 플로팅된 제13 접합 영역 사이에 제5 PMOS 트랜지스터(P5)의 게이트가 형성될 수 있다.
한편, 상기 제3 접합 영역과 상기 제9 접합 영역은 제1 도전 라인(L1)을 통해 접속될 수 있고, 상기 제6 접합 영역과 상기 제12 접합 영역은 제2 도전 라인(L2)을 통해 접속될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명한다.
먼저, 리셋신호(RSTB)가 초기화 구간에 논리 로우 레벨로 활성화되면, 초기화부(210)는 리셋신호(RSTB)가 논리 로우 레벨인 구간 동안 제1 전압(VDD)을 제1 래치 노드(LAT)로 공급할 수 있다. 그러면, 래치부(230)는 제1 래치 노드(LAT)를 제1 전압(VDD)에 대응하는 논리 하이 레벨로 래치할 수 있고, 제2 래치 노드(LATB)를 제2 전압(VSS)에 대응하는 논리 로우 레벨로 래치할 수 있다.
다음, 입력신호(DATA)가 데이터 래치 구간에 논리 하이 레벨로 펄싱하면, 로딩부(220)는 입력신호(DATA)와 클럭신호(CLK)가 논리 하이 레벨인 구간 동안 제2 전압(VSS)을 제1 래치 노드(LAT)로 공급할 수 있다. 그러면, 래치부(230)는 제1 래치 노드(LAT)를 제2 전압(VSS)에 대응하는 논리 로우 레벨로 래치할 수 있고, 제2 래치 노드(LATB)를 제1 전압(VDD)에 대응하는 논리 로우 레벨로 래치할 수 있다.
또는, 입력신호(DATA)가 데이터 래치 구간 동안 논리 로우 레벨을 유지하면, 로딩부(220)는 클럭신호(CLK)에 상관없이 제2 전압(VSS)을 제1 래치 노드(LAT)로 공급하지 않을 수 있다. 그러면, 래치부(230)는 제1 래치 노드(LAT)를 논리 하이 레벨로 유지할 수 있고, 제2 래치 노드(LATB)를 논리 로우 레벨로 유지할 수 있다.
이러한 상태에서, 소프트 에러에 의해 제1 래치 노드(LAT) 또는 제2 래치 노드(LATB)에 노이즈가 발생하면, 공통 접속부(240)는 제1 래치 노드(LAT)와 제2 래치 노드(LATB) 사이에 공통형 잡음을 발생시킬 수 있다. 예컨대, 공통 접속부(240)는 상기 노이즈에 의해 제1 래치 노드(LAT)의 전압 레벨이 상승하는 경우 제1 래치 노드(LAT)에 상승된 전압 레벨만큼 제2 래치 노드(LATB)의 전압 레벨을 상승시킴으로써, 제1 및 제2 래치 노드(LAT, LATB)의 논리 레벨이 반전되지 않고 그대로 유지될 수 있다.
여기서, 소프트 에러는 통상적으로 접합 영역에 발생할 수 있다. 그런데, 공통 접속부(240)에 포함된 제5 PMOS 트랜지스터(P5) 및 제6 NMOS 트랜지스터(N6)는 소오스와 드레인 중 어느 하나의 접합 영역이 플로팅되어 있기 때문에, 소프트 에러가 발생할 확률이 그만큼 감소될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 래치 노드에 발생하는 소프트 에러를 방지할 수 있으면서도 소프트 에러의 발생 확률을 감소시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 래치 회로를 포함하는 반도체 장치를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 플립 플롭(flip-flop), 카운터(counter) 등 예정된 정보를 기억하는 모든 논리 회로에 적용 가능하다.
200 : 반도체 장치 210 : 초기화부
220 : 로딩부 230 : 래치부
231 : 제1 반전부 233 : 제2 반전부
240 : 공통 접속부

Claims (17)

  1. 제1 래치 노드와 제2 래치 노드 사이에 접속된 래치부; 및
    상기 제1 래치 노드와 상기 제2 래치 노드 간에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부를 포함하며,
    상기 공통 접속부는 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제1 MOS 트랜지스터를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 공통 접속부는 상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅된 제2 MOS 트랜지스터를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 MOS 트랜지스터는 제1 PMOS 트랜지스터를 포함하고,
    상기 제2 MOS 트랜지스터는 제1 NMOS 트랜지스터를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 래치부는,
    상기 제1 래치 노드에 게이트가 접속되고 고전압단과 상기 제2 래치 노드 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터; 및
    상기 제1 래치 노드에 게이트가 접속되고 저전압단과 상기 제2 래치 노드 사이에 소오스와 드레인이 접속된 제2 NMOS 트랜지스터를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 PMOS 트랜지스터의 소오스 및 드레인 중 어느 하나는 상기 제2 PMOS 트랜지스터의 소오스 및 드레인 중 어느 하나와 공유된 제1 접합 영역을 포함하고, 상기 제1 PMOS 트랜지스터의 소오스와 드레인 중 나머지 하나는 플로팅된 제2 접합 영역을 포함하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 NMOS 트랜지스터의 소오스 및 드레인 중 어느 하나는 상기 제2 NMOS 트랜지스터의 소오스 및 드레인 중 어느 하나와 공유된 제3 접합 영역을 포함하고, 상기 제1 NMOS 트랜지스터의 소오스 및 드레인 중 나머지 하나는 플로팅된 제4 접합 영역을 포함하는 반도체 장치.
  7. 제1 래치 노드에 게이트가 접속되고 고전압단에 제1 접합 영역이 접속되며 제2 래치 노드에 제2 접합 영역이 접속된 제1 PMOS 트랜지스터;
    상기 제1 래치 노드에 게이트가 접속되고 저전압단에 제3 접합 영역이 접속되며 상기 제2 래치 노드 사이에 제4 접합 영역이 접속된 제1 NMOS 트랜지스터;
    상기 제1 접합 영역을 공유하고 상기 제2 래치 노드에 게이트가 접속되며 상기 제1 래치 노드에 제5 접합 영역이 접속되는 제2 PMOS 트랜지스터;
    상기 제3 접합 영역을 공유하고 상기 제2 래치 노드에 게이트가 접속되며 상기 제1 래치 노드에 제6 접합 영역이 접속되는 제2 NMOS 트랜지스터; 및
    상기 제2 접합 영역을 공유하고 상기 제1 래치 노드에 게이트가 접속되고 제7 접합 영역이 플로팅(floating)된 제3 PMOS 트랜지스터를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제4 접합 영역을 공유하고 상기 제1 래치 노드에 게이트가 접속되며 제8 접합 영역이 플로팅된 제3 NMOS 트랜지스터를 더 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 접합 영역과 상기 제4 접합 영역을 전기적으로 연결하기 위한 제1 도전 라인; 및
    상기 제5 접합 영역과 상기 제6 접합 영역을 전기적으로 연결하기 위한 제2 도전 라인을 더 포함하는 반도체 장치.
  10. 리셋신호에 응답하여 제1 래치 노드에 제1 전압을 제공하기 위한 초기화부;
    클럭신호와 입력신호에 응답하여 상기 제1 래치 노드에 제2 전압을 제공하기 위한 로딩부;
    상기 제1 래치 노드와 제2 래치 노드 사이에 접속된 래치부; 및
    상기 제1 래치 노드와 상기 제2 래치 노드 간에 공통형 잡음(common mode noise)을 발생시키기 위한 공통 접속부를 포함하며,
    상기 공통 접속부는,
    상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅(floating)된 제1 PMOS 트랜지스터; 및
    상기 제1 래치 노드에 게이트가 접속되고 상기 제2 래치 노드에 소오스와 드레인 중 어느 하나가 접속되며 상기 소오스와 드레인 중 나머지 하나가 플로팅된 제1 NMOS 트랜지스터를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 초기화부는 상기 리셋신호를 게이트 입력으로 하며 제1 전압단과 상기 제1 래치 노드 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터를 포함하고,
    상기 로딩부는 상기 클럭신호를 게이트 입력으로 하며 제2 전압단과 제1 접속 노드 사이에 소오스와 드레인이 접속된 제2 NMOS 트랜지스터와, 상기 입력신호를 게이트 입력으로 하며 상기 제1 접속 노드와 상기 제1 래치 노드 사이에 소오스와 드레인인 접속된 제3 NMOS 트랜지스터를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 래치부는,
    제1 래치 노드(LAT)의 전압레벨을 반전하여 제2 래치 노드(LATB)로 출력하기 위한 제1 반전부(230); 및
    제2 래치 노드(LATB)의 전압레벨을 반전하여 제1 래치 노드(LAT)로 출력하기 위한 제2 반전부(240)를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 반전부는,
    상기 제1 래치 노드에 게이트가 접속되며 상기 제1 전압단과 상기 제2 래치 노드 사이에 소오스와 드레인이 접속된 제3 PMOS 트랜지스터; 및
    상기 제1 래치 노드에 게이트가 접속되며 상기 제2 전압단과 상기 제2 래치 노드 사이에 소오스와 드레인이 접속된 제4 NMOS 트랜지스터를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 반전부는,
    상기 클럭신호를 게이트 입력으로 하며 상기 제1 전압단과 제2 접속 노드 사이에 소오스와 드레인이 접속된 제4 PMOS 트랜지스터;
    상기 제2 래치 노드에 게이트가 접속되며 상기 제2 접속 노드와 상기 제1 래치 노드 사이에 소오스와 드레인이 접속된 제5 PMOS 트랜지스터;
    상기 클럭신호가 반전된 클럭바신호를 게이트 입력으로 하며 상기 제2 전압단과 제3 접속 노드 사이에 소오스와 드레인이 접속된 제5 NMOS 트랜지스터; 및
    상기 제2 래치 노드에 게이트가 접속되며 상기 제3 접속 노드와 상기 제1 래치 노드 사이에 소오스와 드레인이 접속된 제6 NMOS 트랜지스터를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 PMOS 트랜지스터의 게이트는 제1 접합 영역과 제2 접합 영역 사이에 형성되고,
    상기 제5 PMOS 트랜지스터의 게이트는 상기 제2 접합 영역과 제3 접합 영역 사이에 형성되고,
    상기 제4 PMOS 트랜지스터의 게이트는 상기 제3 접합 영역과 제4 접합 영역 사이에 형성되고,
    상기 제3 PMOS 트랜지스터의 게이트는 상기 제4 접합 영역과 제5 접합 영역 사이에 형성되고,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 제5 접합 영역과 제6 접합 영역 사이에 형성되며,
    상기 제6 접합 영역은 플로팅된 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 NMOS 트랜지스터의 게이트는 제7 접합 영역과 제8 접합 영역 사이에 형성되고,
    상기 제3 NMOS 트랜지스터의 게이트는 상기 제8 접합 영역과 제9 접합 영역 사이에 형성되고,
    상기 제6 NMOS 트랜지스터의 게이트는 상기 제9 접합 영역과 제10 접합 영역 사이에 형성되고,
    상기 제5 NMOS 트랜지스터의 게이트는 상기 제10 접합 영역과 제11 접합 영역 사이에 형성되고,
    상기 제4 NMOS 트랜지스터의 게이트는 상기 제11 접합 영역과 제12 접합 영역 사이에 형성되고,
    상기 제1 NMOS 트랜지스터의 게이트는 상기 제12 접합 영역과 제13 접합 영역 사이에 형성되며,
    상기 제13 접합 영역은 플로팅된 반도체 장치.
  17. 제16항에 있어서,
    상기 제2 접합 영역과 상기 제9 접합 영역을 전기적으로 연결하기 위한 제1 도전 라인; 및
    상기 제5 접합 영역과 상기 제12 접합 영역을 전기적으로 연결하기 위한 제2 도전 라인을 더 포함하는 반도체 장치.
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