TWI501558B - 栓鎖裝置及其應用 - Google Patents

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Description

栓鎖裝置及其應用
本揭露是有關於一種栓鎖裝置及其應用。
低供應電壓(low supply voltage)電路設計是目前研究的趨勢，不管在類比或是數位電路中，都有大量論文研究及專利探討低供應電壓條件下的電路設計技術。除了配合先進的製程技術以適用於低供應電壓之外，為了達到低功率消耗之目的，將電路的供應電壓直接降低亦為常見的手段/方式。但是，隨著把電路的供應電壓降低，許多電路的操作條件將受到限制，而最直接會被影響的就是電路的操作速度。因此，低供應電壓下，如何提升電路的操作速度，即為重要的研究重點。
本揭露之一示範性實施例提出一種栓鎖裝置，其包括：栓鎖電路與可切換式直流隔離單元。其中，可切換式直流隔離單元耦接栓鎖電路，且經配置以：於栓鎖電路執行栓鎖運作前，隔離栓鎖電路內之交互耦合路徑，並且儲存一個電壓差；以及於栓鎖電路執行栓鎖運作時，提供隨時間變化之所儲存的電壓差以提升栓鎖電路內部之至少一電晶體的轉導。
本揭露之另一示範性實施例提出一種基於所提之栓 鎖裝置為基礎的比較器(comparator)。
為讓本揭露之上述特徵和優點能更明顯易懂，下文特舉具體的示範性實施例，並配合所附圖式，作詳細說明如下。
然而，應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本揭露所欲主張之範圍。
現將詳細參考本揭露之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/符號代表相同或類似部分。
圖1繪示為本揭露一示範性實施例之第一種栓鎖裝置(latch apparatus)10的實施示意圖。請參照圖1，第一種栓鎖裝置10包括：栓鎖電路(latch circuit)101、可切換式直流隔離單元(switchable DC block unit)103，以及N型電晶體(N-type transistor)MNc、MNd與MNe。其中，栓鎖電路101包括P型電晶體(P-type transistor)MPa與MPb以及N型電晶體MNa與MNb；另外，可切換式直流隔離單元103包括電容(capacitor)CSa與CSb以及開關單元(switch unit)SWa與SWb。
P型電晶體MPa與MPb的源極(source)耦接至栓鎖裝置10的供應電壓Vsupply。P型電晶體MPa的汲極 (drain)與N型電晶體MNa的汲極耦接在一起。P型電晶體MPb的汲極與N型電晶體MNb的汲極耦接在一起。N型電晶體MNa與MNb的源極則耦接在一起，並且透過N型電晶體MNe以耦接至參考電位Vss(例如為接地電位(ground potential)，但並不限制於此)。
電容CSa耦接於P型電晶體MPa的閘極(gate)與N型電晶體MNa的閘極之間。電容CSb耦接於P型電晶體MPb的閘極與N型電晶體MNb的閘極之間。開關單元SWa與電容CSa並接，且受控於時脈訊號CLK。開關單元SWb與電容CSb並接，且受控於時脈訊號CLK。
更清楚來說，圖2繪示為圖1之開關單元SWa/SWb的實施示意圖。請合併參照圖1與圖2，每一開關單元SWa/SWb係由N型電晶體MN、P型電晶體MP，以及反向器(inverter)INV所組成。
N型電晶體MN的閘極用以接收時脈訊號CLK。P型電晶體MP的源極耦接N型電晶體MN的汲極與電容CSa/CSb的第一端，而P型電晶體MP的汲極則耦接N型電晶體MN的源極與電容CSa/CSb的第二端。反向器INV的輸入端耦接至N型電晶體MN的閘極，而反向器INV的輸出端則耦接至P型電晶體MP的閘極。
N型電晶體MNa的閘極更耦接至P型電晶體MPb的汲極與N型電晶體MNb的汲極，而N型電晶體MNb的閘極更耦接至P型電晶體MPa的汲極與N型電晶體MNa的汲極。
N型電晶體MNc的閘極用以接收時脈訊號CLK的反相時脈訊號CLKb(即，CLK與CLKb的相位差為180度)，N型電晶體MNc的源極耦接至參考電位Vss，而N型電晶體MNc的汲極則耦接至P型電晶體MPa的閘極。
N型電晶體MNd的閘極用以接收反相時脈訊號CLKb，N型電晶體MNd的源極耦接至參考電位Vss，而N型電晶體MNd的汲極則耦接至P型電晶體MPb的閘極。
N型電晶體MNe的閘極用以接收時脈訊號CLK，N型電晶體MNe的汲極耦接N型電晶體MNa與MNb的源極，而N型電晶體MNe的源極則耦接至參考電位Vss。
於本示範性實施例中，可切換式直流隔離單元103耦接栓鎖電路101，且其經配置以：於栓鎖電路101執行栓鎖運作(latch operation)前，隔離栓鎖電路101內之交互耦合路徑，並且儲存相對於栓鎖裝置10之供應電壓Vsupply的一個電壓差(Vcs)；以及於栓鎖電路101執行栓鎖運作時，提供隨時間變化之所儲存的電壓差(Vcs)以提升栓鎖電路101內部之電晶體(例如：P型電晶體MPa與MPb以及N型電晶體MNa與MNb)的過驅動電壓(Vov，即：Vgs-Vth)，從而不但可以達到提升電晶體轉導(transconductance,gm)之目的，而且還可以於低供應電壓(Vsupply)條件下，達到高速運作之目的。
更清楚來說，假設在栓鎖電路101執行栓鎖運作前，時脈訊號CLK為邏輯低準位(“0”)。在此條件下，開關單元(SWa,SWb)都會被關閉，且N型電晶體MNc與 MNd會反應於邏輯高準位(“1”)的反相時脈訊號CLKb而導通，藉以使得端點OUTN1與OUTP1皆被放電至參考電位Vss。與此同時，反應於N型電晶體MNc與MNd的導通，P型電晶體MPa與MPb也會跟著導通。如此一來，栓鎖裝置10的輸出端點(OUTN,OUTP)都會被充電到供應電壓Vsupply，以至於在栓鎖電路101執行栓鎖運作前，電容(CSa,CSb)都會儲存一個電壓差(Vcs=OUTP1-OUTP=OUTN1-OUTN=Vss-Vsupply)。
另一方面，假設在栓鎖電路101執行栓鎖運作時，時脈訊號CLK為邏輯高準位(“1”)。基此，栓鎖電路101將針對輸入端點(IN,IP)的訊號差進行訊號再生(signal regeneration)的動作。在此值得注意的是，第一種栓鎖裝置10的輸入端點(IN,IP)與輸出端點(OUTN,OUTP)為同一端點。當栓鎖電路101正準備進行栓鎖運作時，由於P型電晶體MPa與MPb的源閘極電壓(VSG )以及N型電晶體MNa與MNb的閘源極電壓(VGS )都非常接近供應電壓Vsupply，故此時電晶體(MPa,MPb,MNa,MNb)將取得較大的過驅動電壓，從而增加P型電晶體MPa與MPb以及N型電晶體MNa與MNb的轉導(gm)。與此同時，開關單元(SWa,SWb)與N型電晶體MNe都會被導通，且N型電晶體MNc與MNd會反應於邏輯低準位(“0”)的反相時脈訊號CLKb而關閉。
當栓鎖電路101進行栓鎖運作時，首先將分別透過電晶體(MPa,MNa,MNe)與(MPb,MNb,MNe)所形成的 兩組直流路徑，將輸出端點(OUTN,OUTP)分別穩定至一共模準位(Common-mode Level)附近，接著根據輸入訊號(即，輸入至輸入端點(IN,IP)的訊號)，使得輸出端點(OUTN,OUTP)將分別穩定至供應電壓Vsupply或參考電位Vss。
舉例來說，若輸入端點(IP)的輸入訊號大於另一輸入端點(IN)，將使得輸出端點(OUTP)朝供應電壓Vsupply穩定，且另一輸出端點(OUTN)將朝參考電位Vss穩定。值得注意的是，當輸出端點(OUTN)需穩定至參考電位Vss的過程中，假設儲存於電容(CSb)之其中一端點(OUTN1)的電荷無法立即藉由開關單元(SWb)進行放電，如此將使輸出端點(OUTN1)的電位低於參考電位Vss，故電晶體(MPb)的源閘極電壓(VSG )將高於供應電壓Vsupply，使其過驅動電壓獲得提升，進而使電晶體(MPb)的轉導(gm)獲得加強(Boosting)效果，以加速輸出端點(OUTN,OUTP)分別朝參考電位Vss與供應電壓Vsupply穩定的速度。
接著，處於導通狀態的開關單元(SWb)搭配N型電晶體(MNa,MNe)將對電容(CSb)進行放電。而開關單元(SWa)搭配P型電晶體(MPb)則對電容(CSa)進行充電。當完成訊號再生後，輸出端點(OUTN,OUTP)將分別穩定至參考電位Vss以及供應電壓Vsupply。
基於上述，由於電容(CSa,CSb)在栓鎖電路101執行栓鎖運作前會儲存相對於栓鎖裝置10之供應電壓 Vsupply的電壓差(Vcs)，故而在不考慮N型電晶體MNe的汲源極電壓(VDS )情況下，栓鎖裝置10的最低供應電壓(Vsupply_min)可近似為2|VGS |-|Vcs|(即，Vsupply_min2|VGS |-|Vcs|)。相對於傳統栓鎖電路，即透過兩組反相器交互耦接(cross-coupled inverters)結構，其最低供應電壓(Vsupply_min)需滿足2|VGS |(即，Vsupply_min=2|VGS |)而言，故此栓鎖裝置10可以具備有更低電壓操作的特性。
由此可知的是，基於可切換式直流隔離單元(switchable DC block unit)103的緣故，在低供應電壓(Vsupply)條件下，栓鎖電路101內之關鍵電晶體(MPa,MPb,MNa,MNb)的過驅動電壓可獲得提升，並進而增強電晶體(MPa,MPb,MNa,MNb)的轉導(gm)。因此，栓鎖裝置10可以於低供應電壓條件下維持高速操作/運作的特性。
另一方面，圖3繪示為本揭露一示範性實施例之第二種栓鎖裝置10’的實施示意圖。請參照圖3，第二種栓鎖裝置10’與第一種栓鎖裝置10為互補性電路結構，且其包括：栓鎖電路101、可切換式直流隔離單元103，以及P型電晶體MPc、MPd與MPe。其中，栓鎖電路101同樣包括P型電晶體MPa與MPb以及N型電晶體MNa與MNb；另外，可切換式直流隔離單元103同樣包括電容CSa與CSb以及開關單元SWa與SWb。
P型電晶體MPa與MPb的源極耦接至在一起，並且 透過P型電晶體MPe以耦接至栓鎖裝置10的供應電壓Vsupply。P型電晶體MPa的汲極與N型電晶體MNa的汲極耦接在一起。P型電晶體MPb的汲極與N型電晶體MNb的汲極耦接在一起。N型電晶體MNa與MNb的源極則耦接至參考電位Vss(例如為接地電位，但並不限制於此)。
相似地，電容CSa耦接於P型電晶體MPa的閘極與N型電晶體MNa的閘極之間。電容CSb耦接於P型電晶體MPb的閘極與N型電晶體MNb的閘極之間。開關單元SWa與電容CSa並接，且受控於時脈訊號CLK。開關單元SWb與電容CSb並接，且受控於時脈訊號CLK。其中，開關單元SWa/SWb的實施方式係如同圖2所繪示般，故而在此並不再加以贅述之。
P型電晶體MPa的閘極更耦接至P型電晶體MPb的汲極與N型電晶體MNb的汲極，而P型電晶體MPb的閘極更耦接至P型電晶體MPa的汲極與N型電晶體MNa的汲極。
P型電晶體MPc的閘極用以接收時脈訊號CLK，P型電晶體MPc的源極耦接至栓鎖裝置10’的供應電壓Vsupply，而P型電晶體MPc的汲極則耦接至N型電晶體MNa的閘極。
P型電晶體MPd的閘極用以接收時脈訊號CLK，P型電晶體MPd的源極耦接至栓鎖裝置10’的供應電壓Vsupply，而P型電晶體MPd的汲極則耦接至N型電晶體MNb的閘極。
P型電晶體MPe的閘極用以接收時脈訊號CLK的反相時脈訊號CLKb(即，CLK與CLKb的相位差為180度)，P型電晶體MPe的汲極耦接P型電晶體MPa與MPb的源極，而P型電晶體MPe的源極則耦接至栓鎖裝置10’的供應電壓Vsupply。
於本示範性實施例中，假設在栓鎖電路101執行栓鎖運作前，時脈訊號CLK為邏輯低準位(“0”)，以至於反相時脈訊號CLKb為邏輯高準位(“1”)。在此條件下，開關單元(SWa,SWb)以及P型電晶體MPe都會被關閉，且P型電晶體MPc與MPd會反應於邏輯低準位(“0”)的時脈訊號CLK而導通。與此同時，反應於P型電晶體MPc與MPd的導通，N型電晶體MNa與MNb也會跟著導通。如此一來，栓鎖裝置10’的輸出端點(OUTN,OUTP)都會被放電到栓鎖裝置10’的參考電位Vss，以至於在栓鎖電路101執行栓鎖運作前，電容(CSa,CSb)都會儲存一個電壓差(Vcs=Vss-Vsupply)。
另一方面，假設在栓鎖電路101執行栓鎖運作時(即，進行訊號再生的動作)，時脈訊號CLK為邏輯高準位(“1”)，以至於反相時脈訊號CLKb為邏輯低準位(“0”)。在此條件下，由於P型電晶體MPa與MPb的源閘極電壓(VSG )以及N型電晶體MNa與MNb的閘源極電壓(VGS )都非常接近供應電壓Vsupply，故此時電晶體(MPa,MPb,MNa,MNb)將取得較大的過驅動電壓，從而增加P型電晶體MPa與MPb以及N型電晶體MNa與MNb的轉導 (gm)。與此同時，開關單元(SWa,SWb)與P型電晶體MPe都會被導通，且P型電晶體MPc與MPd會反應於邏輯高準位(“1”)的時脈訊號CLK而關閉。
當栓鎖電路101進行栓鎖運作時，首先將分別透過電晶體(MPa,MNa,MPe)與(MPb,MNb,MPe)所形成的兩組直流路徑，將輸出端點(OUTN,OUTP)分別穩定至一共模準位(Common-mode Level)附近，接著根據輸入訊號(即，輸入至輸入端點(IN,IP)的訊號)，使得輸出端點(OUTN,OUTP)將分別穩定至供應電壓Vsupply或參考電位Vss。
舉例來說，若輸入端點(IP)的輸入訊號大於另一輸入端點(IN)，將使得輸出端點(OUTP)朝供應電壓Vsupply穩定，且另一輸出端點(OUTN)將朝參考電位Vss穩定。值得注意的是，當輸出端點(OUTP)朝供應電壓Vsupply穩定的過程中，假設儲存於電容(CSa)之其中一端點(OUTP1)的電荷無法立即藉由開關單元(SWa)進行出充電，如此將使輸出端點(OUTP1)的電位高於供應電壓Vsupply，故電晶體(MNa)的閘源極電壓(VGS )將高於供應電壓Vsupply，使其過驅動電壓獲得提升，進而使電晶體(MNa)的轉導(gm)獲得加強效果，以加速輸出端點(OUTN,OUTP)分別朝參考電位Vss與供應電壓Vsupply穩定的速度。
接著，處於導通狀態的開關單元(SWa)搭配P型電晶體(MPb,MPe)將對電容(CSa)進行充電。而開關單 元(SWb)搭配N型電晶體(MNa)則對電容(CSb)進行放電。當完成訊號再生後，輸出端點(OUTN,OUTP)將分別穩定至參考電位Vss以及供應電壓Vsupply。
顯然地，圖3所示的第二種栓鎖裝置10’可以實現與圖1所示之第一種栓鎖裝置10類似的技術功效，亦即：第二種栓鎖裝置10’可以在低供應電壓(Vsupply)的條件下維持高速操作/運作的特性。
以第一種栓鎖裝置10為例來進行應用說明的話，第一種栓鎖裝置10可以應用在靜態比較器(static comparator)中，如圖4所示之具有均等化功能(equalizer function)的靜態比較器40。請參照圖4，靜態比較器40具有均等化功能的原因是基於P型電晶體MP’的緣故。而且，N型電晶體MNf、MNg以及電流源I可以看作是靜態比較器40的輸入級(input stage)401。
當靜態比較器40操作於重置階段(reset mode)，第一種栓鎖裝置10內的電容(CSa,CSb)會儲存一電壓差(Vcs=OUTP1-OUTP=OUTN1-OUTN)。當靜態比較器40操作於比較階段(comparison mode)，反應於N型電晶體MNf與MNg之閘極(即，靜態比較器40的輸入端點(IP,IN))所接收的輸入訊號Vin(+,-)，所產生的兩電流資料(ICM +IIN /2,ICM -IIN /2)會被提供至第一種栓鎖裝置10。而且，基於電容(CSa,CSb)先前所儲存的電壓差(Vcs)，使得P型電晶體MPa與MPb以及N型電晶體MNa與MNb的轉導(gm)都會被增加，以至於第一種栓鎖裝置10可 以在接收到訊號後就快速地進行訊號再生，從而實現資料/訊號的比較操作。
另一方面，第一種栓鎖裝置10可以應用在動態比較器(dynamic comparator)，如圖5所示之具有動態前置放大器(dynamic pre-amplifier)的動態比較器50。請參照圖5，P型電晶體MPf、MPg以及N型電晶體MNf、MNg、MNh可以看作是動態比較器50的輸入級501。其中，P型電晶體MPf、MPg以及N型電晶體MNh受控於時脈訊號CLKe(其可超前時脈訊號CLK一個相位差)，而輸入訊號Vin(+,-)則可以輸入至N型電晶體MNf與MNg的閘極(即，動態比較器50的輸入端點(IP,IN))。在此值得一提的是，第一種栓鎖裝置10內之N型電晶體MNc與MNd的閘極會分別改為耦接至輸入級501的端點Dn與Dp。
相似地，當動態比較器50操作於重置階段，第一種栓鎖裝置10內的電容(CSa,CSb)會儲存一電壓差(Vcs=OUTP1-OUTP=OUTN1-OUTN)。當動態比較器50操作於比較階段，反應於N型電晶體MNf與MNg之閘極(即，動態比較器50的輸入端點(IP,IN))所接收的輸入訊號Vin(+,-)，Dp與Dn將會被提供至第一種栓鎖裝置10。而且，基於電容(CSa,CSb)先前所儲存的電壓差(Vcs)，使得P型電晶體MPa與MPb以及N型電晶體MNa與MNb的轉導(gm)都會被增加，以至於第一種栓鎖裝置10可以在接收到端點Dp與Dn所傳遞的訊號後就 快速地進行訊號再生，從而實現資料/訊號的比較操作。
當然，第一種栓鎖裝置10除了可以應用在靜態/動態比較器40/50以外，其還可以應用在有栓鎖功能需求的電路當中，例如：記憶體(例如：SRAM、DRAM等)內部所使用的感測放大器(sense amplifier)、正反器(flip-flop,FF)等。因此，第一種栓鎖裝置10的應用範圍不應受到圖4與圖5所舉出的實例而受到限制。
除此之外，雖然上述示範性實施例係以第一種栓鎖裝置10為例來進行應用說明，但是本領域具有通常知識者應當可以類推出第二種栓鎖裝置10’的應用實施方式，故而在此並不再加以贅述之。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧第一種栓鎖裝置
10’‧‧‧第二種栓鎖裝置
101‧‧‧栓鎖電路
103‧‧‧可切換式直流隔離單元
40‧‧‧靜態比較器
50‧‧‧動態比較器
401、501‧‧‧輸入級
MPa~MPg、MP’、MP‧‧‧P型電晶體
MNa~MNh、MN‧‧‧N型電晶體
CSa、CSb‧‧‧電容
SWa、SWb‧‧‧開關單元
INV‧‧‧反向器
OUTN1、OUTP1、Dn、Dp‧‧‧端點
IP、IN‧‧‧輸入端點
OUTN、OUTP‧‧‧輸出端點
Vsupply‧‧‧供應電壓
Vss‧‧‧參考電位
Vcs‧‧‧電壓差
CLK、CLKe‧‧‧時脈訊號
CLKb‧‧‧反相時脈訊號
Vin(+,-)‧‧‧輸入訊號
(ICM +IIN /2,ICM -IIN /2)‧‧‧電流資料
I‧‧‧電流源
下面的所附圖式是本揭露的說明書的一部分，繪示了本揭露的示例實施例，所附圖式與說明書的描述一起說明本揭露的原理。
圖1繪示為本揭露一示範性實施例之第一種栓鎖裝置(latch apparatus)10的實施示意圖。
圖2繪示為圖1之開關單元SWa/SWb的實施示意圖。
圖3繪示為本揭露一示範性實施例之第二種栓鎖裝置 10’的實施示意圖。
圖4繪示為本揭露一示範性實施例之第一種栓鎖裝置10的應用示意圖。
圖5繪示為本揭露另一示範性實施例之第一種栓鎖裝置10的應用示意圖。
10‧‧‧第一種栓鎖裝置
101‧‧‧栓鎖電路
103‧‧‧可切換式直流隔離單元
MPa、MPb‧‧‧P型電晶體
MNa~MNe‧‧‧N型電晶體
CSa、CSb‧‧‧電容
SWa、SWb‧‧‧開關單元
OUTN1、OUTP1‧‧‧端點
IN、IP‧‧‧輸入端點
OUTN、OUTP‧‧‧輸出端點
Vsupply‧‧‧供應電壓
Vss‧‧‧參考電位
Vcs‧‧‧電壓差
CLK‧‧‧時脈訊號
CLKb‧‧‧反相時脈訊號

Claims (12)

  1. 一種栓鎖裝置，包括：一栓鎖電路；以及一可切換式直流隔離單元，耦接該栓鎖電路，且其經配置以：於該栓鎖電路執行栓鎖運作前，隔離該栓鎖電路內之交互耦合路徑，並且儲存一電壓差；以及於該栓鎖電路執行栓鎖運作時，提供隨時間變化之該所儲存的電壓差以增加該栓鎖電路中至少一電晶體的轉導。
  2. 如申請專利範圍第1項所述之栓鎖裝置，其中該栓鎖電路包括：一第一P型電晶體；一第二P型電晶體；一第一N型電晶體；以及一第二N型電晶體，其中，該第一與該第二P型電晶體的源極耦接至該栓鎖裝置之供應電壓，該第一P型電晶體的汲極與該第一N型電晶體的汲極耦接在一起，該第二P型電晶體的汲極與該第二N型電晶體的汲極耦接在一起，而該第一與該第二N型電晶體的源極則耦接至一參考電位。
  3. 如申請專利範圍第2項所述之栓鎖裝置，其中該可切換式直流隔離單元包括：一第一電容，耦接於該第一P型電晶體的閘極與該第一N型電晶體的閘極之間；一第二電容，耦接於該第二P型電晶體的閘極與該第 二N型電晶體的閘極之間；一第一開關單元，與該第一電容並接，且受控於一時脈訊號；以及一第二開關單元，與該第二電容並接，且受控於該時脈訊號。
  4. 如申請專利範圍第3項所述之栓鎖裝置，其中該第一開關單元包括：一第三N型電晶體，其閘極用以接收該時脈訊號；一第三P型電晶體，其源極耦接該第三N型電晶體的汲極與該第一電容的第一端，而其汲極則耦接該第三N型電晶體的源極與該第一電容的第二端；以及一反向器，其輸入端耦接至該第三N型電晶體的閘極，而其輸出端則耦接至該第三P型電晶體的閘極。
  5. 如申請專利範圍第3項所述之栓鎖裝置，其中該第二開關單元包括：一第三N型電晶體，其閘極用以接收該時脈訊號；一第三P型電晶體，其源極耦接該第三N型電晶體的汲極與該第二電容的第一端，而其汲極則耦接該第三N型電晶體的源極與該第二電容的第二端；以及一反向器，其輸入端耦接至該第三N型電晶體的閘極，而其輸出端則耦接至該第三P型電晶體的閘極。
  6. 如申請專利範圍第3項所述之栓鎖裝置，其中：該第一N型電晶體的閘極更耦接至該第二P型電晶體的汲極與該第二N型電晶體的汲極；以及 該第二N型電晶體的閘極更耦接至該第一P型電晶體的汲極與該第一N型電晶體的汲極。
  7. 如申請專利範圍第6項所述之栓鎖裝置，更包括：一第三N型電晶體，其閘極用以接收該時脈訊號的一反相時脈訊號，其源極耦接至該參考電位，而其汲極則耦接至該第一P型電晶體的閘極；以及一第四N型電晶體，其閘極用以接收該反相時脈訊號，其源極耦接至該參考電位，而其汲極則耦接至該第二P型電晶體的閘極。
  8. 如申請專利範圍第7項所述之栓鎖裝置，更包括：一第五N型電晶體，其閘極用以接收該時脈訊號，其汲極耦接該第一與該第二N型電晶體的源極，而其源極則耦接至該參考電位。
  9. 如申請專利範圍第3項所述之栓鎖裝置，其中：該第一P型電晶體的閘極更耦接至該第二P型電晶體的汲極與該第二N型電晶體的汲極；以及該第二P型電晶體的閘極更耦接至該第一P型電晶體的汲極與該第一N型電晶體的汲極。
  10. 如申請專利範圍第9項所述之栓鎖裝置，更包括：一第三P型電晶體，其閘極用以接收該時脈訊號，其源極耦接至該栓鎖裝置之供應電壓，而其汲極則耦接至該第一N型電晶體的閘極；以及一第四P型電晶體，其閘極用以接收該時脈訊號，其源極耦接至該栓鎖裝置之供應電壓，而其汲極則耦接至該 第二N型電晶體的閘極。
  11. 如申請專利範圍第10項所述之栓鎖裝置，更包括：一第五P型電晶體，其閘極用以接收該時脈訊號的一反相時脈訊號，其汲極耦接該第一與該第二P型電晶體的源極，而其源極則耦接至該栓鎖裝置之供應電壓。
  12. 一種具有如申請專利範圍第1項所述之栓鎖裝置的比較器。
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