KR20130012353A - 다이나믹 업/다운 카운터 - Google Patents

다이나믹 업/다운 카운터 Download PDF

Info

Publication number
KR20130012353A
KR20130012353A KR1020110073498A KR20110073498A KR20130012353A KR 20130012353 A KR20130012353 A KR 20130012353A KR 1020110073498 A KR1020110073498 A KR 1020110073498A KR 20110073498 A KR20110073498 A KR 20110073498A KR 20130012353 A KR20130012353 A KR 20130012353A
Authority
KR
South Korea
Prior art keywords
type transistor
flip
unit
stage circuit
signal
Prior art date
Application number
KR1020110073498A
Other languages
English (en)
Inventor
손영철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110073498A priority Critical patent/KR20130012353A/ko
Publication of KR20130012353A publication Critical patent/KR20130012353A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
    • H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Landscapes

  • Logic Circuits (AREA)

Abstract

다이나믹 업/다운 카운터가 개시된다. 상기 다이나믹 업/다운 카운터는 클럭신호와 업/다운 제어신호를 기반으로 업 또는 다운 카운트 동작을 수행하는 다수개의 플립플롭을 포함하고, 상기 다수의 플립플롭은 서로 직렬로 접속되며 각각이 전원전압보다 높은 제1 벌크 바이어스 및 접지전압보다 낮은 제2 벌크 바이어스를 공급받는다.

Description

다이나믹 업/다운 카운터{Dynimic up/down counter}
본 발명은 업/다운 카운터에 관한 것으로, 보다 상세하게는 카운터 동작시 발생하게 되는 오프 리키지(off leakage) 특성을 개선하여 카운터의 오동작을 방지할 수 있는 다이나믹 업/다운 카운터에 관한 것이다.
CMOS 이미지 센서 등의 반도체 장치에 사용되는 업/다운 카운터는 일반적으로 다수의 플립플롭(FlipFlop)을 이용하여 구현하는 방법이 널리 사용된다. 이러한, 업/다운 카운터에 사용되는 플립플롭은 여러 가지 방법으로 구현될 수 있으나, 그 중에서도 특히 업/다운 카운터의 사이즈를 줄이기 위하여 업/다운 카운터의 플립플롭을 구성하는 트랜지스터(Tr)의 수를 줄일 수 있는 다이나믹(dynamic) 구조를 가지는 플립플롭을 이용하여 제작된다.
그런데, 이러한 다이나믹 구조로 이루어진 플립플롭은 스태틱(static) 구조를 가지는 플립플롭과 비교하여 트랜지스터의 수를 크게 줄일 수 있으나 플로팅 게이트에 데이터를 저장하는 특성상 오프 리키지(off leakage) 특성이 나쁠 경우 데이터를 저장하는 시간이 줄어들게 되고, 카운팅을 하는 동안에도 상태를 계속 유지하고 있어야 하는 MSB쪽 코드에서의 데이터가 변함으로써 오동작이 발생하는 문제가 있었다.
따라서, 본 발명이 해결하고자 하는 과제는 다이나믹 업/다운 카운터에서 오프 리키지(off leakage) 특성을 개선하여 업/다운 카운터 시 데이터의 저장시간을 연장시킬 수 있고, 업/다운 카운터 동작시 오동작을 방지할 수 있는 다이나믹 업/다운 카운터를 제공하는 데에 있다.
발명의 실시 예에 따른 다이나믹 업/다운 카운터는 클럭신호와 업/다운 제어신호를 기반으로 업 또는 다운 카운트 동작을 수행하는 다수개의 플립플롭을 포함하고, 상기 다수의 플립플롭은 서로 직렬로 접속되며 각각이 전원전압보다 높은 제1 벌크 바이어스 및 접지전압보다 낮은 제2 벌크 바이어스를 공급받는다.
상기 다수의 플립플롭 각각은 상기 클럭신호에 응답하여 입력신호를 지연하는 지연부; 상기 지연부로부터 출력되는 데이터 신호를 반전시켜 출력하는 반전부; 및 상기 업/다운 제어신호에 응답하여 상기 지연부의 출력신호와 상기 반전부의 출력신호 중에서 어느 하나를 선택하여 출력하는 선택회로부를 포함한다.
본 발명에 따른 다이나믹 업/다운 카운터는 오프 리키지(off leakage) 특성을 개선하여 데이터의 저장시간을 늘릴 수 있고 카운터 시 데이터의 오동작을 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 다이나믹 업/다운 카운터를 나타내는 도면이다.
도 2는 도 1에 도시된 본 발명에 따른 다이나믹 구조의 플립플롭을 나타내는 도면이다.
도 3은 일반적인 다이나믹 구조의 플립플롭을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 다이나믹 업/다운 카운터를 나타내는 도면이고, 다. 도 1을 참조하면, 상기 업/다운 카운터(10)는 클럭신호(CLK)와 업/다운 제어신호(up/dn)를 기반으로 업/다운 카운트 동작을 수행하는 다수개의 플립플롭(100, 200 및 300)을 포함한다.
상기 다수의 플립플롭(100, 200 및 300)은 서로 직렬로 접속되고, 전원전압(Vdd)보다 높은 제1 벌크 바이어스(Vdd1) 및 접지전압(Vss)보다 낮은 제2 벌크 바이어스(Vss1)를 공급받는다.
상기 다수의 플립플롭(100, 200 및 300)은 상기 공급받은 상기 제1 벌크 바이어스(Vdd1) 및 제2 벌크 바이어스(Vss1)에 의하여 상기 다수의 플립플롭(100, 200 및 300) 각각을 구성하는 트랜지스터의 문턱전압(Vth)의 절대값을 증가시켜 데이터의 저장 시간을 증가시킬 수 있게 된다.
상기 업/다운 카운터(10)는 직렬로 접속된 다수의 플립플롭들(100, 200 및 300)을 포함하고, 제1 레벨(예컨대, 'Low')을 갖는 업/다운 제어신호(up/dn), 즉, 업 카운트 제어신호에 응답하여 업 카운트 동작을 수행하고, 제2 레벨(예컨대, 'High')을 갖는 업/다운 제어신호(up/dn), 즉, 다운 카운트 제어신호에 응답하여 다운 카운트 동작을 수행한다.
좀더 상세히 설명하면, 상기 제1 플립플롭(100)은 클럭신호(CLK)와 업/다운 제어신호(up/dn)에 응답하여 소정의 레벨을 갖는 제1 데이터 신호(q1)를 출력한다.
상기 제2 플립플롭(200)은 클럭신호 입력단자와 상기 제1 플립플롭(100)의 출력단자와 직렬로 접속하고, 상기 제1 플립플롭(100)의 출력인 제1 데이터 신호(q1)를 클럭신호로써 입력받아, 상기 제1 데이터 신호에 응답하여 소정의 레벨을 갖는 제2 데이터 신호(q2)를 출력한다.
마찬가지 방법으로, n번째 플립플롭(300)은 이전 단의 플립플롭인 n-1번째 플립플롭의 출력신호(qn-1)를 클럭신호로서 입력받아 소정의 레벨을 갖는 제n 데이터 신호(qn)을 출력함으로써 업/다운 카운트 동작을 수행하게 된다.
도 2는 도 1에 도시된 본 발명에 따른 다이나믹 구조의 플립플롭을 나타내는 도면이다. 도 1과 도 2를 참조하면, 상기 플립플롭(100)은 다수의 스테이지(111, 112 및 113)로 구성된 지연부(110), 반전부(120) 및 선택회로부(130)를 포함한다.
상기 지연부(110)는 전원전압(Vdd)보다 높은 제1 벌크 바이어스(Vdd1)를 공급받는 다수의 p-type 트랜지스터(P1 ~ P4) 및 접지전압(Vss)보다 낮은 제2 벌크 바이어스(Vss1)를 공급받는 다수의 n-type 트랜지스터(N1 ~ N5)로 구성되고, 클럭신호(CLK)에 응답하여 입력신호를 지연하여 출력한다.
상기 지연부(110)는 제1 스테이지 회로(111), 제2 스테이지 회로(112) 및 제3 스테이지 회로(113)를 포함한다.
상기 제1 스테이지 회로(111)는 제1 p-type 트랜지스터(P1), 제2 p-type 트랜지스터(P2), 및 제1 n-type 트랜지스터(N1)가 전원전압(Vdd)단자와 접지전압(Vss)단자에 직렬로 접속되고, 클럭신호(CLK)에 기초하여 입력된 데이터 신호를 반전시켜 출력한다.
좀더 상세히 설명하면, 상기 제2 p-type 트랜지스터(P2)는 클럭신호(CLK)를 수신하고 상기 클럭신호(CLK)의 제1 레벨(예컨대 'low')에 응답하여 턴 온 되고, 상기 제1 p-type 트랜지스터(P1), 및 제1 n-type 트랜지스터(N1)를 통해 수신되는 상기 피드백되는 제3 스테이지 회로(113)의 출력신호 레벨에 기초하여 전원전압(Vdd) 또는 접지전압(Vss)을 제1노드(a1)로 출력하게 된다. 이때, 상기 제1 p-type 트랜지스터(P1) 및 제2 p-type 트랜지스터(P1)는 제1 벌크 바이어스(Vdd1)가, 제1 n-type 트랜지스터(N1)는 제2 벌크 바이어스(Vss1)가 트랜지스터의 바디전압으로 인가된다.
상기 제2 스테이지 회로(112)는 제3 p-type 트랜지스터(P3), 제2 n-type 트랜지스터(N2) 및 제3 n-type 트랜지스터(N3)가 전원전압(Vdd)단자와 접지전압(Vss)단자에 직렬로 접속되고, 클럭신호(CLK)에 기초하여 상기 제1 스테이지 회로(111)의 데이터 신호를 그대로 출력하거나 반전시켜 출력한다.
좀더 상세히 설명하면, 상기 제3 p-type 트랜지스터(P3) 및 제3 n-type 트랜지스터(N3)는 클럭신호(CLK)를 수신하고 상기 제2 n-type 트랜지스터(N2)의 게이트 단자를 통해 수신되는 상기 제1 노드(a1)의 데이터 신호 레벨에 기초하여 전원전압(vdd) 또는 접지 전압(Vss)을 제2노드(a2)로 출력한다.
예컨대, 상기 제1노드(a1) 데이터 신호의 레벨이 제2 레벨(예컨대, 'High')일 경우, 상기 제2 스테이지 회로(112)는 상기 클럭신호(CLK)의 제1레벨(예컨대, 'low')에 응답하여 전원전압(Vdd)을 제2 노드(a2)로 출력하고, 상기 클럭신호(CLK)의 제2레벨(예컨대, 'high')에 응답하여 접지전압(Vss)을 제2노드(a2)로 출력한다.　 이때, 상기 제3 p-type 트랜지스터(P3)는 제1 벌크 바이어스(Vdd1)가, 상기 제2 n-type 트랜지스터 및 제3 n-type 트랜지스터는 제2 벌크 바이어스(Vss1)가 트래지스터의 바디전압으로 인가된다.
상기 제3 스테이지 회로(113)는 상기 제4 p-type 트랜지스터(P4), 제4 n-type 트랜지스터(N4) 및 제5 n-type 트랜지스터(N5)가 전원전압(Vdd)단자와 접지전압(Vss)단자에 직렬로 접속되고, 클럭신호(CLK)에 기초하여 상기 제2 스테이지 회로(112)의 출력을 반전시켜 출력한다.
좀더 상세히 설명하면, 상기　제4 n-type 트랜지스터(N4)는 클럭신호(CLK)의 제2레벨(예컨대'High')에 응답하여 턴 온되고, 상기 제4 p-type 트랜지스터(P4) 및 제5 n-type 트랜지스터(N5)의 게이트 단자를 통해 수신된 상기 제2노드(a2)의 출력신호 레벨에 기초하여 전원전압(Vdd) 또는 접지전압(Vss)을 제3노드(a3)로 출력한다. 이때, 상기 제4 p-type 트랜지스터(P4)는 제1 벌크 바이어스(Vdd1)가, 상기 제4 n-type 트랜지스터(N4) 및 제5 n-type 트랜지스터(N5)는 제2 벌크 바이어스(Vss1)가 트랜지스터의 바디전압으로 인가된다.
상기 반전부(120)는 상기 지연부(110)의 출력신호를 반전시켜 출력한다.
상기 선택회로부(130)는 상기 지연부(110)의 출력신호와 상기 반전부(120)의 출력신호를 수신하고 업/다운 선택신호(up/dn)에 기초하여 어느 하나를 선택하여 출력한다. 상기 선택회로부(130)는 멀티플렉서(MUX)로 구현된다.
이때, 상기 제1 내지 제4 p-type 트랜지스터(P1 ~ P4)의 벌크 바이어스는 전원전압(Vdd)보다 높은 제1 벌크 바이어스(Vdd1)이고, 상기 제1 내지 제5 n-type 트랜지스터(N1 ~ N5)의 벌크 바이어스는 접지전압(Vss)보다 낮은 제2 벌크 바이어스(Vss1)를 공급받는다.
상기 제1 벌크 바이어스(Vdd1) 및 상기 제2 벌크 바이어스(Vss1)는 상기 업/다운 카운터(100)가 사용되는 제품의 특성에 따라 변경될 수 있다. 예컨대, 상기 업/다운 카운터(100)에 사용되는 전원전압(Vdd)이 1.8V일 경우 상기 제1벌크 바이어스(Vdd1)은 2.8V 정도가 바람직하고, 접지전압(Vss)이 0V일 경우 상기 제2벌크 바이어스(Vss1)는 -1V 정도가 바람직하다. 그러나, 이에 한정된 것은 아니다.
결국, 본 발명에 따른 업/다운 카운터에 포함된 플립플롭은 상기 제1 내지 제4 p-type 트랜지스터(P1 ~ P4)의 소스와 게이트 사이의 전압(Vgs)이 낮아지거나, 상기 제1 내지 제5 n-type 트랜지스터(N1 ~ N5)의 소스와 게이트 사이의 전압(Vgs)이 높아지게 되어 각각의 트랜지스터의 문턱 전압(Vth)의 절대값이 상승하게 된다. 따라서 트랜지스터에서의 리키지(leakage) 전류로 인하여 데이터의 상태가 변화되는 현상인 오프 리키지(off leakage) 특성을 개선할 수 있고, 종래의 플립플롭과 비교하여 상대적으로 오랜 시간 데이터를 유지할 수 있다.
도 3은 일반적인 업/다운 카운터에 사용되는 플립플롭의 구조를 나타낸다. 도 3을 참조하면, 각각의 플립플롭의 동작에서 입력되는 클럭신호(CLK)가 제2레벨(예컨대, 'High')이고, 1번째 스테이지 회로의 출력단자인 제1노드(a1)가 제1레벨(예컨대, 'Low')이게 되면, 트랜지스터 'P3' 또는 트랜지스터 'N2'의 플로팅 게이트의 전류 리키지(leakage)로 인하여 2번째 스테이지 회로의 출력단자인 제2노드(a2)의 전압 레벨이 점점 상승하게 된다.
결국, 다음 스테이지 회로의 로직 문턱 전압을 넘어서게 되거나 낮아지게 되면, 3번째 스테이지 회로의 출력 단자(a3)의 전압이 변경되어 본래의 상태가 변경되는 현상이 발생한다.
즉, 도 3에 도시된 일반적인 다이나믹 구조의 플립플립으로 이루어진 업/다운 카운터에서는 트랜지스터의 플로팅 게이트에서 리키지(leakage)가 발생하여 데이터의 저장 시간이 짧아지고, 저장된 데이터가 변경되는 문제가 발생하는 문제가 있었다.
본 발명의 플립플롭과 도 3에 예시한 일반적인 플립플롭과 비교해보면, 본 발명에 따른 플립플롭은 제2레벨(예컨대, 'High')의 클럭신호(CLK)를 수신하고 제1노드(a1)의 전압 레벨이 제1레벨(예컨대, 'Low')인 상태일 경우, 제3 p-type 트랜지스터(P3) 또는 제2 n-type 트랜지스터(N2)의 리키지(leakage) 전류가 발생하여 제2노드(a2)의 전압 레벨이 상승한다고 해도 제2노드(a2)에 접속된 제3 스테이지 회로(113)의 트랜지스터의 문턱 전압(Vth)이 높아지게 되어 제3노드(a3)의 출력 신호의 레벨이 변화되지 않게 된다.
즉, 도 3에 도시된 일반적인 플립플롭을 사용하는 업/다운 카운터에 비하여 본원발명의 업/다운 카운터는 데이터를 오래 저장할 수 있고, 안정적인 카운터 동작을 수행할 수 있다. 또한, 별도의 추가공정 없이 제작이 가능하므로 추가적인 면적의 증가 없이 사이즈가 작은 업/다운 카운터를 제작할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 업/다운 카운터
100, 200, 300: 플립플롭
110: 지연부
120: 반전부
130: 선택회로부

Claims (5)

  1. 클럭신호와 업/다운 제어신호를 기반으로 업 또는 다운 카운트 동작을 수행하는 다수개의 플립플롭을 포함하고,
    상기 다수의 플립플롭은 서로 직렬로 접속되며 각각이 전원전압보다 높은 제1 벌크 바이어스 및 접지전압보다 낮은 제2 벌크 바이어스를 공급받는 다이나믹 업/다운 카운터.
  2. 제1항에 있어서,
    상기 다수의 플립플롭 각각은,
    상기 클럭신호에 응답하여 입력신호를 지연하는 지연부;
    상기 지연부로부터 출력되는 데이터 신호를 반전시켜 출력하는 반전부; 및
    상기 업/다운 제어신호에 응답하여 상기 지연부의 출력신호와 상기 반전부의 출력신호 중에서 어느 하나를 선택하여 출력하는 선택회로부를 포함하는 다이나믹 업/다운 카운터.
  3. 제2항에 있어서,
    상기 지연부는,
    제1 p-type 트랜지스터, 제2 p-type 트랜지스터 및 제1 n-type 트랜지스터가 직렬로 접속되고, 상기 클럭신호에 기초하여 피드백되어 입력된 데이터 신호를 반전시켜 출력하는 제1 스테이지 회로;
    제2 n-type 트랜지스터, 제3 n-type 트랜지스터 및 제3 p-type 트랜지스터가 직렬로 접속되고, 상기 클럭신호에 기초하여 상기 제1 스테이지로부터 수신된 데이터 신호를 출력하거나 반전시켜 출력하는 제2 스테이지 회로; 및
    제4 p-type 트랜지스터, 제4 n-type 트랜지스터, 및 제5 n-type 트랜지스터가 직렬로 접속되고, 상기 클럭신호에 기초하여 상기 제2 스테이지 회로로부터 수신된 데이터 신호를 반전시켜 출력하고, 동시에 상기 제1 스테이지 회로로 피드백하여 출력하는 제3 스테이지 회로를 포함하는 다이나믹 업/다운 카운터.
  4. 제3항에 있어서,
    상기 제1 내지 제4 p-type 트랜지스터는 바디 전압으로 제1벌크 바이어스를 공급받고,
    상기 제1 내지 제5 n-type 트랜지스터는 바디 전압으로 제2벌크 바이어스를 공급받는 다이나믹 업/다운 카운터.
  5. 제1항에 있어서,
    상기 다수의 플립플롭은　티 플립플롭(T Flip-Flop)인 것인 다이나믹 업/다운 카운터.
KR1020110073498A 2011-07-25 2011-07-25 다이나믹 업/다운 카운터 KR20130012353A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110073498A KR20130012353A (ko) 2011-07-25 2011-07-25 다이나믹 업/다운 카운터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110073498A KR20130012353A (ko) 2011-07-25 2011-07-25 다이나믹 업/다운 카운터

Publications (1)

Publication Number Publication Date
KR20130012353A true KR20130012353A (ko) 2013-02-04

Family

ID=47893077

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110073498A KR20130012353A (ko) 2011-07-25 2011-07-25 다이나믹 업/다운 카운터

Country Status (1)

Country Link
KR (1) KR20130012353A (ko)

Similar Documents

Publication Publication Date Title
US7446581B2 (en) Semiconductor integrated circuit with a logic circuit including a data holding circuit
US9813047B2 (en) Standby mode state retention logic circuits
US8817550B1 (en) Systems and methods of semiconductor memory devices including features of output buffer initialization circuit(s) and/or multiple power-up detection/handling
US8791722B2 (en) Output buffer, operating method thereof and devices including the same
US9859894B1 (en) Level shifting circuit and integrated circuit
GB2413020A (en) High speed CMOS flip-flops and clocked logic gates
US7843243B2 (en) Flip-flop circuit, pipeline circuit including a flip-flop circuit, and method of operating a flip-flop circuit
US9374093B2 (en) Capacitively coupled input buffer
JP2011130162A (ja) 半導体装置
US7852121B2 (en) Domino logic circuit and pipelined domino logic circuit
US7030643B2 (en) Output buffer circuits including logic gates having balanced output nodes
JP5627691B2 (ja) 準安定性強化格納回路のための装置および関連する方法
US20120139600A1 (en) Low power latch using multi-threshold voltage or stack-structured transistor
US10192595B2 (en) Level shifter and operation method thereof
KR20130012353A (ko) 다이나믹 업/다운 카운터
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
US10706916B1 (en) Method and apparatus for integrated level-shifter and memory clock
US8872562B2 (en) Semiconductor device
US9264040B2 (en) Low leakage CMOS cell with low voltage swing
JP5328938B2 (ja) 集積回路の入力ポートにおける消費電力を低減するための回路および方法
US20160211831A1 (en) Low-power retention flip-flops
US9768778B2 (en) High voltage level shifter in ultra low power supply memory application
US9385716B2 (en) Semiconductor device
CN105321575B (zh) 半导体器件
US10326449B2 (en) Level converter circuitry

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination