KR20210045075A

KR20210045075A - 반도체 장치

Info

Publication number: KR20210045075A
Application number: KR1020190128368A
Authority: KR
Inventors: 이현; 김민수; 김아름
Original assignee: 삼성전자주식회사
Priority date: 2019-10-16
Filing date: 2019-10-16
Publication date: 2021-04-26
Also published as: KR102691279B1; DE102020116578A1; US11394374B2; US20210119617A1

Abstract

반도체 장치가 제공된다. 반도체 장치는, 클락 신호를 공급하는 클락 게이트 라인, 클락 게이트 라인에 평행하게 배치되며, 반전 클락 신호를 공급하는 반전 클락 게이트 라인, 클락 신호 및 반전 클락 신호에 기초하여 제1 래치 동작하는 제1 래치 회로, 및 제1 래치 회로와 제1방향 측면에 배치되며 클락 신호 및 반전 클락 신호에 기초하여 제1 래치 회로의 출력을 입력받아 동작하는 제2 래치 회로를 포함하며, 클락 게이트 라인 및 반전 클락 게이트 라인은 제1 방향으로 연장되어 제1 래치 회로와 제2 래치 회로에 공유된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 회로 레이아웃에 관한 것이다.

모바일 장치에 흔히 사용되는 SoC(System-on-Chip)과 같은 IC(Integerated Circuit)의 면적을 감소시키는 것은 모바일 장치의 생산성 측면에서 중요하다. 한편 사용자 요구가 높아짐에 따라 IC의 성능 향상을 시키는 것 역시 다른 중요한 측면에 해당한다.

IC의 셀 성능 향상을 이루면서도 그 면적 역시 최소화하기 위해서는, 성능 향상에 필요한 반도체 소자들을 모두 구현하면서도 동시에 저면적을 유지하기 위한 반도체 회로(예컨대 스탠다드 셀(standard cell))의 레이아웃(layout)의 설계가 요구된다.

본 발명이 해결하고자 하는 기술적 과제는, 래치(latch) 또는 플립 플롭(flip-flop)의 출력 드라이버의 성능을 향상시키면서도, 래치 또는 플립 플롭의 레이아웃 면적의 증가가 없거나 최소화할 수 있도록 하는 반도체 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

몇몇 실시예에 따른 반도체 장치는 클락 신호를 공급하는 클락 게이트 라인, 클락 게이트 라인에 평행하게 배치되며, 반전 클락 신호를 공급하는 반전 클락 게이트 라인, 클락 신호 및 반전 클락 신호에 기초하여 제1 래치 동작하는 제1 래치 회로, 및 제1 래치 회로와 제1방향 측면에 배치되며, 클락 신호 및 반전 클락 신호에 기초하여 제1 래치 회로의 출력을 입력받아 동작하는 제2 래치 회로를 포함하며, 클락 게이트 라인 및 반전 클락 게이트 라인은 제1 방향으로 연장되어 상기 제1 래치 회로와 상기 제2 래치 회로에 공유될 수 있다.

몇몇 실시예에 따른 반도체 장치는 적어도 두개의 행(line)으로 배치되어 클락 신호 및 반전 클락 신호에 기초하여 동작하는 복수의 기능회로들, 열 방향으로 연장하여 배치되어, 클락 신호를 공급하는 클락 게이트 라인 및 열 방향으로 연장하여 클락 게이트 라인에 평행하게 배치되고, 반전 클락 신호를 공급하는 반전 클락 게이트 라인을 포함하고, 각 행에 각각 배치된 서로 다른 기능회로 간에 클락 게이트 라인 및 반전 클락 게이트 라인이 공유될 수 있다.

몇몇 실시예에 따른 반도체 장치는 수직 방향으로 연장되어 서로 평행하게 배치되고, 반전 클락 신호를 공급하는 적어도 두 개의 반전 클락 게이트 라인, 수직 방향으로 연장되어 두 개의 반전 클락 게이트 라인 사이에 이격 배치되고, 클락 신호를 공급하는 클락 게이트 라인, 클락 게이트 라인과 두 개의 반전 클락 게이트 라인을 포함하며, 반전 클락 신호 및 클락 신호에 따라 동작하는 제1 기능회로, 및 제1 기능회로와 수직방향으로 접하여 배치되면서, 두 개의 반전 클락 게이트 라인 및 클락 게이트 라인을 제1 기능회로와 공유하여, 반전 클락 신호 및 클락 신호에 따라 동작하는 제2 기능회로를 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 몇몇 실시예에 따른 반도체 장치의 레이아웃 시스템을 설명하기 위한 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 논리 회로도이다.
도 3a 내지 3e는 도 2에 도시된 반도체 장치를 구체적으로 설명하기 위한 회로도이다.
도 4 내지 도 6은 몇몇 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 개념도이다.
도 7 내지 도 22는 몇몇 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 개념도이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.

도 1은 몇몇 실시예에 따른 반도체 장치의 레이아웃 시스템을 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 장치의 레이아웃 시스템(100)은 반도체 회로에 대한 레이아웃을 수행할 수 있다.

레이아웃 시스템(100)은 프로세서(110), 메모리(120), 스토리지(130), 레이아웃 모듈(140), 입력 장치(150) 및 출력 장치(160)를 포함한다. 그리고 프로세서(110), 메모리(120), 스토리지(130), 레이아웃 모듈(140), 입력 장치(150) 및 출력 장치(160)는 버스(170)를 통해 전기적으로 연결되어 데이터를 상호 교환할 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 구체적인 구현 목적에 따라, 레이아웃 시스템(100)은, 프로세서(110), 메모리(120), 스토리지(130), 레이아웃 모듈(140), 입력 장치(150) 및 출력 장치(160) 중 일부를 생략하도록 구현되거나, 도 1에 도시되지 않은 장치(예컨대 디스플레이 장치)를 더 포함하도록 구현될 수도 있다.

먼저 레이아웃 모듈(140)은 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행할 수 있다. 레이아웃 모듈(140)은 소프트웨어로 구현되거나, 하드웨어로 구현되거나, 또는 소프트웨어 및 하드웨어의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 레이아웃 모듈(140)은 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행하기 위한 하나 이상의 인스트럭션(instruction)을 포함할 수 있다. 한편, 하드웨어로 구현되는 경우, 레이아웃 모듈(140)은 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행하기 위한, 예컨대 프로그램 가능한, 하나 이상의 전자 회로를 포함할 수 있다. 한편, 레이아웃 모듈(140)은, 그 일부가 소프트웨어로 구현되는 동시에 다른 일부가 하드웨어로 구현될 수도 있다.

레이아웃 모듈(140)은 프로세서(110)를 이용하여, 정의된 요구 조건(requirement), 예컨대 디자인 룰(design rule)에 따라 하나 이상의 스탠다드 셀 디자인(standard cell design)을 레이아웃할 수 있다. 이러한 스탠다드 셀 디자인은 스토리지(130)에 저장될 수 있다. 레이아웃 모듈(140)이 수행하는 반도체 회로에 대한 레이아웃에 관하여는 도 3 내지 도 5 및 도 7 내지 도 11과 관련하여 후술하도록 한다.

프로세서(110)는 레이아웃 시스템(100)의 전반적인 동작을 제어한다. 특히 프로세서(110)는 레이아웃 모듈(140)을 제어 또는 실행하여, 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행할 수 있다. 본 발명의 몇몇의 실시예에서, 프로세서(110)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 등으로 구현될 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다.

메모리(120)는 레이아웃 모듈(140)이 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행하기 위해 필요한 인스트럭션, 프로그램 코드, 데이터 등을 저장할 수 있는 공간을 제공한다. 본 발명의 몇몇의 실시예에서, 메모리(120)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 휘발성 메모리로 구현될 수 있으나, 본 발명의 범위는 이에 제한되지 않고, 플래시 메모리와 같은 비휘발성 메모리로 구현될 수도 있다.

스토리지(130)는 레이아웃 모듈(140)의 전부 또는 일부가 소프트웨어로 구현된 경우, 해당 인스트럭션 또는 프로그램 코드를 저장하거나, 레이아웃 모듈(140)이 본 명세서에서 설명되는 반도체 회로에 대한 레이아웃을 수행하기 위해 필요한 데이터를 저장하거나, 예컨대, 디자인 룰(design rule)과 같은 제약 조건, 반도체 회로의 레이아웃에 사용되는 다양한 소자에 대한 데이터, 스탠다드 셀 데이터 등의 레이아웃 관련 데이터를 저장할 수 있다. 본 발명의 몇몇의 실시예에서, 스토리지(130)는 SSD(Solid State Drive), HDD(Hard Disk Drive) 등으로 구현될 수 있으나, 본 발명의 범위는 이에 제한되지 않고, 임의의 컴퓨터로 판독 가능한 비 일시적 매체(non-transitory computer readable medium)로 구현될 수 있다.

레이아웃 시스템(100)은 입력 장치(150)를 이용하여 사용자 또는 레이아웃 시스템(100) 내부/외부에 구현된 다른 장치로부터 레이아웃 관련 데이터를 수신할 수 있고, 출력 장치(60)를 이용하여 사용자 또는 레이아웃 시스템(100) 내부/외부에 구현된 다른 장치에 레이아웃 관련 데이터, 저장 데이터, 결과 데이터 등을 전달할 수 있다.

도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 논리 회로도이고, 도 3a 내지 3e는 도 2에 도시된 반도체 장치를 구체적으로 설명하기 위한 회로도이다.

도 2를 참고하면, 몇몇 실시예에 따른 반도체 장치(1)는 입력 선택 회로(input selecting circuit)(10,20), 래치 회로(30, 40), 클락 인버터 회로(50), 출력 드라이버 회로(60)를 포함할 수 있다.

입력 선택 회로(10, 20)는 데이터(D) 또는 반도체 회로(1)에 대한 스캔 동작(scan operation)을 위한 스캔 입력 신호(scan input signal)(SI)를 입력받고, 그 중 어느 하나를 노드(N)에 제공한다. 구체적으로, 입력 선택 회로는 스캔 인에이블 인버터(scan enable inverter) 회로(10) 및 멀티플렉서(multiplexer, 또는 스캔 먹스 회로)(20)를 포함한다.

스캔 인에이블 인버터 회로(10)는 스캔 인에이블 신호(scan enable signal)(SE)를 입력 받고, 스캔 인에이블 신호(SE)를 반전시킨 반전 스캔 인에이블 신호(SEN)를 출력한 후, 반전 스캔 인에이블 신호(SEN)를 멀티플렉서(20)에 제공한다.

멀티플렉서(20)는 스캔 인에이블 인버터(10)로부터 제공받은 반전 스캔 인에이블 신호(SEN)의 값에 따라, 데이터(D) 및 스캔 입력 신호(SI) 중 어느 하나를 선택하여 노드(N)에 제공한다. 이를 위해, 멀티플렉서(20)는 트라이 스테이트 인버터(tri-state inverter)(22, 24)을 포함할 수 있다. 여기서, 트라이 스테이트 인버터(22)는 스캔 인에이블 신호(SE)가 로직 하이(logic high)이고 반전 스캔 인에이블 신호(SEN)가 로직 로우(logic low)인 경우, 스캔 입력 신호(SI)를 반전시켜 이를 노드(N)에 출력한다. 한편, 트라이 스테이트 인버터(24)는 스캔 인에이블 신호(SE)가 로직 로우이고 반전 스캔 인에이블 신호(SEN)가 로직 하이인 경우, 데이터(D)를 반전시켜 이를 노드(N)에 출력한다.

한편, 클럭 인버터(50)는 클럭 신호(CK)를 입력받고, 클럭 신호(CK)를 반전시킨 반전 클럭 신호(CKN)를 출력한다. 클럭 신호(CK) 및 반전 클럭 신호(CKN)는 래치(30, 40)에 제공된다.

래치(20)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 기초하여 노드(N)의 신호를 래치하여 노드(SA)에 전달한다. 이를 위해, 래치(30)는 트라이 스테이트 인버터(31, 33) 및 피드백 인버터(35)를 포함할 수 있다. 여기서, 트라이 스테이트 인버터(31)는 클럭 신호(CK)가 로직 로우이고 반전 클럭 신호(CKN)가 로직 하이인 경우, 노드(N)의 신호를 반전시켜 노드(SA)에 출력한다. 이와 달리, 트라이 스테이트 인버터(33)는 클럭 신호(CK)가 로직 하이이고 반전 클럭 신호(CKN)가 로직 로우인 경우, 노드(SA)를 노드(N)로부터 차단시킬 수 있다.

한편, 피드백 인버터(35)는 노드(SA)를 통해 래치(30)의 출력 신호를 입력받고, 그 출력 신호를 래치(30)에 피드백 입력한다. 구체적으로 피드백 인버터(35)는, 노드(SA)에 인가된 트라이 스테이트 인버터(31)의 출력 신호를 다시 반전시킴으로써 노드(SD)에 출력되는 신호를 래치(30)에 피드백한다. 그리고 트라이 스테이트 인버터(33)는 클럭 신호(CK)가 로직 하이이고 반전 클럭 신호(CKN)가 로직 로우인 경우, 즉, 노드(SA)가 노드(N)으로부터 차단된 경우, 피드백 인버터(35)로부터 제공받은 신호를 반전시켜 노드(SA)에 출력한다. 이에 따라, 트라이 스테이트 인버터(31)가 노드(N)로부터 래치한 신호는 클럭 신호(CK)가 로직 하이인 구간에서 동일한 값으로 유지된다.

다음으로, 래치(40)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 기초하여 노드(SA)의 신호를 래치하여 노드(SC)에 전달한다. 이를 위해, 래치(40)는 트라이 스테이트 인버터(41, 43) 및 피드백 인버터(45)를 포함할 수 있다. 여기서, 트라이 스테이트 인버터(41)는 클럭 신호(CK)가 로직 하이이고 반전 클럭 신호(CKN)가 로직 로우인 경우, 노드(SA)의 신호를 반전시켜 노드(SC)에 출력한다. 이와 달리, 트라이 스테이트 인버터(41)는 클럭 신호(CK)가 로직 로우이고 반전 클럭 신호(CKN)가 로직 하이인 경우, 노드(SC)를 노드(SA)로부터 차단시킬 수 있다.

한편, 피드백 인버터(45)는 노드(SC)를 통해 래치(40)의 출력 신호를 입력받고, 그 출력 신호를 래치(40)에 피드백 입력한다. 구체적으로 피드백 인버터(45)는, 노드(SC)에 제공된 트라이 스테이트 인버터(41)의 출력 신호를 다시 반전시킴으로써 노드(SB)에 출력되는 신호를 래치(40)에 피드백한다. 그리고 트라이 스테이트 인버터(43)는 클럭 신호(CK)가 로직 로우이고 반전 클럭 신호(CKN)가 로직 하이인 경우, 즉, 노드(SC)가 노드(SA)으로부터 차단된 경우, 피드백 인버터(50)로부터 제공받은 신호를 반전시켜 노드(SC)에 출력한다. 이에 따라, 트라이 스테이트 인버터(41)가 노드(SA)로부터 래치한 신호는 클럭 신호(CK)가 로직 로우인 구간에서 동일한 값으로 유지된다.

즉, 래치 회로(30)는 클럭 신호(CK)의 상승 에지(rising edge)에서 노드(N)의 신호를 래치하여 노드(SA)에 전달하는 마스터 래치의 역할을 하고, 래치(40)는 노드(SA)에 전달된 신호를 래치하여 노드(SC)에 전달하는 슬레이브 래치의 역할을 할 수 있다.

출력 드라이버 회로(60)는 노드(SC)를 통해 래치(40)의 출력 신호(SC)를 입력받고 그 출력 신호를 데이터(Q)로서 외부에 출력한다.

한편, 몇몇 실시예에 따른 반도체 회로는 피드백 인버터(35, 45)는 래치(30,40)에 포함하지 않고 별개의 구성요소로 보아 레이아웃할 수도 있다.

도 2 및 도 3a를 참고하면, 스캔 인에이블 인버터(scan enable inverter) 회로(10)는 전원입력전압(VDD) 단자와 전원접지전압(VSS) 단자 사이에 P타입 트랜지스터(MP1)와 N타입 트랜지스터(MN1)가 직렬로 연결되어, 각각의 트랜지스터의 게이트에는 스캔 인에이블 신호(SE)가 인가되면, P타입 트랜지스터의 드레인 단자에 연결된 출력 노드에서 반전 스캔 인에이블 신호를 출력할 수 있다.

도 2 및 도 3b를 참고하면, 멀티플렉서(20) 회로는 전원입력전압(VDD) 단자와 전원접지전압(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터(MP2, MP3, MP4, MP5)와 N타입 트랜지스터(MN2, MN3, MN4, MN5)를 포함한다. 트라이 스테이트 인버터(22)는 2개의 P타입 트랜지스터(MP2, MP3), 2개의 N타입 트랜지스터(MN3, MN2)를 포함한다. 트라이 스테이트 인버터(24)는 2개의 P타입 트랜지스터(MP4, MP5), 2개의 N타입 트랜지스터(MN5, MN4)를 포함한다. 멀티플렉서(20) 회로는 반전 스캔 인에이블 신호(SEN)의 값에 따라, 데이터(D) 및 스캔 입력 신호(SI) 중 어느 하나를 선택하여 노드(N)에 제공한다.

도 2 및 도 3c를 참고하면, 래치(30) 회로는 전원입력전압(VDD) 단자와 전원접지전압(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터(MP6, MP7, MP8, MP9, MP10)와 N타입 트랜지스터(MN6, MN7, MN8, MN9, MN10)를 포함한다. 트라이 스테이트 인버터(31)는 2개의 P타입 트랜지스터(MP6, MP7), 2개의 N타입 트랜지스터(MN6, MN7)를 포함한다. 트라이 스테이트 인버터(31)는 노드(N)의 신호를 반전시켜 노드(SA)에 출력한다. 트라이 스테이트 인버터(33)는 2개의 P타입 트랜지스터(MP8, MP9), 2개의 N타입 트랜지스터(MN8, MN9)를 포함한다. 피드백인버터(35)는 P타입 트랜지스터(MP10) 및 N타입 트랜지스터(MN10)를 포함한다. 트라이 스테이트 인버터(33) 및 피드백 인버터(35)는 래치(30) 회로의 출력 노드에 병렬로 연결되어 있다.

도 2 및 도 3d를 참고하면, 래치(40) 회로는 전원입력전압(VDD) 단자와 전원접지전압(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터(MP11, MP12, MP13, MP14, MP15)와 N타입 트랜지스터(MN11, MN12, MN13, MN9, MN14)를 포함한다. 트라이 스테이트 인버터(31)는 2개의 P타입 트랜지스터(MP6, MP7), 2개의 N타입 트랜지스터(MN6, MN7)를 포함한다. 트라이 스테이트 인버터(31)는 N을 입력받아 SA로 출력한다. 트라이 스테이트 인버터(33)는 2개의 P타입 트랜지스터(MP8, MP9), 2개의 N타입 트랜지스터(MN8, MN9)를 포함한다. 피드백인버터(35)는 P타입 트랜지스터(MP10) 및 N타입 트랜지스터(MN10)를 포함한다. 트라이 스테이트 인버터(33) 및 피드백 인버터(35)는 래치(30) 회로의 출력 노드에 병렬로 연결되어 있다.

도 2 및 도 3d를 참고하면, 출력 드라이버 회로(60)는 2개의 트랜지스터(MP16, MN16)을 포함하여, 래치회로(40)의 출력 노드(SC)에 연결된다.

도 2 및 도 3e를 참고하면, 클락 인버터(50) 회로는 2개의 트랜지스터(MP17, MN17)을 포함하여, 클락 신호를 트랜지스터 MP17 및 트랜지스터 MN17의 게이트에 입력받아, 트랜지스터 MP17의 드레인 및 트랜지스터 MN17의 소스 단자가 연결된 출력 노드를 통해 반전 클락 신호를 출력한다.

즉, 도 3a 내지 도 3e의 회로를 자세히 살펴보면, 래치 회로(20,40) 및 클락 인버터 회로(50)의 경우 클락 신호 또는 반전 클락 신호를 기초로 하는 회로들인 점에서 공통된다. 만약 클락 신호 또는 반전 클락 신호를 래치(20,40)에 공급하기 위한 배선 레이아웃에 따라 사용되는 배선라인의 수 및 그에 따른 커플링 커패시턴스 등이 반도체 장치(1)의 제작 공정 수 및 동작 효율에 큰 영향을 미칠 수 있다. 스탠다드 셀의 구조에서 배선라인으로 라우팅되는 경로가 길어지면, 라우팅시 이용되는 배선라인의 길이나 메탈층의 개수가 불필요하게 늘어나게 되고, 이에 따라 기생 저항 또는 기생 커패시턴스 등의 간접적 요인들로 인해 기능회로의 전력소모가 커질 수 있다. 따라서 몇몇 실시예에 따른 반도체 장치(1)는 회로 레이아웃의 디자인 룰(Design Rule)을 준수하면서도, 기능회로의 전력소모는 줄이는 반도체 장치를 제공한다.

도 4 내지 도 6은 몇몇 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 개념도이다.

도 4를 참고하면, 반도체 장치(1)는 복수의 기능 회로들을 포함할 수 있다. 몇몇 실시예에서, 각 기능회로의 레이아웃상 영역은 사각형 형태일 수 있고, 각 기능회로는 복수의 열 또는 복수의 행으로 배치될 수 있다. 몇몇 실시예에 따라 복수의 행으로 배치된 경우를 가정하면, 각각의 기능 회로에서 트랜지스터의 게이트라인에 입력되는 신호가 공통되는 경우 기능 회로 간 공통되는 입력 신호의 게이트 라인을 공유할 수 있다. 몇몇 실시예에 따라 복수의 열로 배치된 경우를 가정하면, 각각의 기능 회로에서 공통되는 신호의 배선라인을 공유할 수도 있다. 공통 신호에 대한 게이트 라인 또는 메탈 라인이 공유되면, 스탠다드 셀 레이아웃 상 불필요한 배선 사용을 줄일 수 있고, 불필요한 배선라인이 줄어들면 메탈층의 수도 줄일 수 있어 신호에 대한 응답속도, 기생성분에 의한 동작성능 등의 측면에서 더 효율적일 수 있다.

몇몇 실시예를 참고하면, 기능 회로는 입력 선택 회로(input selecting circuit)(10,20), 래치 회로(30, 40), 클락 인버터 회로(50), 출력 드라이버 회로(60)를 포함할 수 있다.

도시된 예에서, 각각의 기능 회로는 2개의 행으로 배치된 경우를 가정하여 설명하나, 본 발명의 범위가 이에 한정되는 것은 아니고 기능회로들은 다양한 실시예에 따라 2개 이상의 행으로 배치될 수도 있고, 복수의 열로 배치될 수도 있으며, 복수의 레이어로 적층될 수도 있다.

몇몇 실시예에 따른 반도체 장치(1)는 첫번째 행(D1방향)에는 멀티플렉서(20) 회로, 클락 인버터 회로(50), 래치 회로(30)가 배치되고, 두번째 행(D1방향)에는 출력 드라이버 회로(60), 스캔 인에이블 인버터 회로(10), 래치 회로(40)가 배치될 수 있다. 해당 실시예에서는 래치 회로(30)와 래치 회로(40)는 클락 신호(CK) 및 반전 클락 신호(CKN)가 입력 신호로서 공통된다.

도 2, 도 3d, 도 5 및 도 6을 참고하면, 래치 회로(30)는 N노드로 입력을 받아 SA노드로 출력신호를 출력하고, 래치 회로(40)는 SA노드로 입력된 신호를 SB노드 및 SC노드로 출력한다. 래치 회로 (30)와 래치 회로 (40)는 클락 신호(CK) 및 반전 클락 신호(CKN)를 공통의 입력신호로 한다.

몇몇 실시예에 따른 스탠다드 셀 구조는 게이트 라인들이 일정간격 이격되어 배치된다. 반도체 장치(1)의 레이 아웃에서 게이트 라인들 중 하나를 클락 게이트 라인(CK, G1), 다른 하나를 반전 게이트 라인(CKN, G2)으로 하면, 래치 회로 (30)과 래치 회로(40)는 공통되는 입력 신호가 인가되는 게이트 라인(G1, G2)을 공유하기 위해, 각 행에서 일측면을 접하여 배치될 수 있다. 클락 게이트 라인(G1)과 반전 클락 게이트 라인(G2)은 D1방향으로 소정 거리로 이격되어, D2방향으로 연장되어 평행하게 배치될 수 있다. 래치 회로 (30)는 D2방향의 아래 측면이 래치 회로(40)의 D2방향 윗 측면과 접하도록 배치될 수 있다.

도 4 및 도 6을 참고하면, 몇몇 실시예에 따른 반도체 장치(1)는 래치 회로(30)의 D1방향 일측면에 클락 인버터 회로(50)가 배치되고, 래치 회로(30)의 D1방향 타측면에는 멀티플렉서 회로(20)가 배치될 수 있다. 멀티플렉서 회로(20)의 D2방향 아래 측면에는 출력 드라이버 회로(60) 및 스캔 인에이블 인버터 회로(10)가 접하여 배치될 수 있다. 스캔 인에이블 인버터 회로(10)는 D1방향 일 측면은 출력 드라이버 회로(60)와 접하고 D1방향 타 측면은 래치 회로(40)의 일 측면과 접하여 배치될 수 있다. 클락 인버터 회로(50)의 D1방향 길이와 래치 회로(30)의 D1방향 길이의 합은 래치회로(40)의 D1방향 길이의 합과 같을 수 있다.

클락 인버터 회로(50)는 클락 신호(CK)를 입력받아 반전 클락 신호(CKN)를 생성한다. 클락 게이트 라인(CK) 및 반전 클락 게이트 라인(CK)은 다양한 실시예의 레이아웃에 따라 하나일 수도 있고 복수 개일 수도 있다.

도 6에 따른 실시예는 하나의 클락 게이트 라인 및 두 개의 반전 클락 게이트 라인을 포함하는 레이아웃으로 설명하나, 이는 설명의 편의를 위한 것일 뿐 본 발명의 범위가 이에 한정되는 것은 아니다.

클락 인버터 회로(50)에서, 반전 클락 신호는 출력노드에서 래치회로(30,40)로 출력된다. 반전 클락 게이트 라인은 클럭 인버터 회로(50)의 출력노드에서 배선 라인 L1, 배선라인 L2, 배선라인 L3를 통해 연결된다. 배선라인 L1은 출력노드인 트랜지스터 MP17의 드레인 단자로부터 비아(P11)를 통해 연결되어, D1방향으로 연장된다. 배선라인 L2는 D2방향으로 연장되며, 비아(P21)를 통해 배선라인 L1과 연결된다. 배선라인 L3는 D1방향으로 연장되며, 비아(P22)를 통해 배선라인 L2와 연결된다. 래치회로(30,40)의 반전 클락 게이트 라인(CKN1)은 배선라인 L3와 비아(P12)를 통해 연결된다. 반전 클락 게이트 라인(CKN2)은 배선라인 L3와 비아(P13)를 통해 연결된다.

클락 신호는 입력노드에서 래치회로(30,40)로 출력된다. 클락 게이트 라인은 클럭 인버터 회로(50)의 입력노드에서 배선 라인 L4를 통해 연결된다. 배선라인 L4는 입력노드인 트랜지스터 MP17의 게이트 라인으로부터 비아(P14)를 통해 연결되어, D1방향으로 연장된다. 래치회로(30,40)의 클락 게이트 라인(CK)은 배선라인 L4와 비아(P15)를 통해 연결된다.

즉, 클락 게이트 라인(CK)과 반전 클락 게이트 라인(CKN1, CKN2)은 파워레일(VSS)이 지나가더라도 끊기지 않고 D2방향으로 연장되어 래치회로(30)와 래치회로(40)에 공유될 수 있다. 이에 따라 반도체 장치(1)의 클락 신호를 공급하는 배선라인이 특정방향으로 길어지지 않고, D1방향과 D2방향으로 분산하여 라우팅되면서, 특정 층의 배선라인이 길어져서 기생저항 및 부하커패시턴스가 커지는 것을 방지하고, 이에 따른 전력 소모를 줄일 수 있다.

한편 클락 신호는 래치 회로의 인접 기능회로에도 공급될 수 있다. 이 경우 클락 게이트 라인은 추가로 배치될 수는 있으나 D2방향 일측에 배치된 래치회로(40)와 게이트 라인이 공유되지는 않는다. 예를 들면, 배선라인 L5는 클락 게이트 라인(CK)와 비아(P23)를 통해 연결되어, D2방향으로 연장된다. 배선라인 L6는 배선라인 L5와 비아(31)를 통해 연결되어, D1방향으로 연장된다. 배선라인 L7는 배선라인 L6와 비아(P32)를 통해 연결되어, D2방향으로 연장된다. 배선라인 L8는 배선라인 L7와 비아(P33)를 통해 연결되어, D1방향으로 연장된다. 추가되는 클락 게이트 라인은 배선라인 L8와 비아(P16)을 통해 연결될 수 있다.

한편 배선라인 L1, L4, L3, L8는 제1 메탈층 내에 오버랩되지 않도록 평행하게 배치될 수 있고, 배선라인 L2, L5, L7는 제2 메탈층 내에 오버랩되지 않도록 평행하게 배치될 수 있다. 배선라인 L6는 제3 메탈층 내에 배치될 수 있다. 제1 메탈층, 제2 매탈층 및 제3 메탈층은 다른 메탈층이다.

도 7 내지 도 22는 몇몇 실시예들에 따른 반도체 장치의 레이아웃을 설명하기 위한 개념도이다. 반도체 장치(1)는 복수의 행 또는 열 형태로 배치될 수 있고, 공통의 신호 입력을 필요로 하는 기능 회로들 간에는 접하여 배치되되, 공통의 신호가 인가되는 배선(예를 들어 게이트 라인)은 공유한다. 설명의 편의를 위해, 도 1 내지 6과의 차이점을 위주로 설명한다.

설명에 앞서, 도 7 내지 11에 도시된 실시예는 클락 인버터 회로(50)의 D1방향 길이와 래치회로(30)의 D1방향 길이의 합이 래치회로(40)의 D1방향 길이와 같다. 나머지 기능 회로들(10,20,60)은 다양한 실시예에 따라 클락 인버터 회로(60), 래치회로(30,40)의 배치를 기준으로 다양하게 배치된다.

도 7에 도시된 몇몇 실시예에 따르면, 반도체 장치(1)는 레이아웃으로 제1행에 멀티플렉서 회로(20), 클락 인버터 회로(50), 래치 회로(30)를 순차적으로 배치하고, 제2행에 출력 드라이버 회로(60), 스캔 인에이블 인버터 회로(20), 래치 회로(40)를 배치할 수 있다. 제1행과 제2행에 배치된 각각의 기능회로는 전원이 입력되는 파워레일을 기준으로 각각 접하여 배치될 수 있다. 래치 회로(30)과 래치 회로(40)는 적어도 일부 측면이 D1방향으로 접하여 배치되며, 공통 신호가 인가되어야 하는 게이트 라인은 일부가 접하는 측면을 가로질러 D2방향으로 연장되도록 배치될 수 있다.

다만, 도 4의 실시예와 달리 게이트 라인은 각각의 기능회로에서 일부 절단될 수 있다. 게이트 라인은 파워레일 부근에서 절단되는 것이 아니라, 기능회로의 중간 영역에서 절단되되, 파워레일 부근에서는 절단없이 D2방향으로 연장되고, ACT 영역 외에서 배선 라인을 통해 연결될 수 있다.

도시된 예를 구체적으로 설명하면, 클락 게이트 라인과 반전 클락 게이트 라인은 각각 복수의 클락 서브 게이트 라인과 반전 클락 서브 게이트 라인으로 배치될 수 있다. 클락 서브 게이트 라인과 반전 클락 서브 게이트 라인은 복수의 열로 D2방향으로 연장되어 평행하게 배치되되, 클락 서브 게이트 라인과 반전 클락 서브 게이트 라인은 서로 교번하며 이격 배치될 수 있다. 서브 게이트 라인 간 이격배치된 영역에서, 각각의 서브 게이트 라인은 같은 신호를 공급하는 서브 게이트 라인끼리 연결되도록 추가의 배선라인(Metal A, Metal B)을 통해 연결될 수 있다.

몇몇 실시예에서, 클락 게이트 라인은 제2열(gate-line2)에 제1 클락 서브 게이트 라인, 제1열(gate-line1)에 제2 클락 서브 게이트 라인, 제2열(gate-line2)에 제3 클락 서브 게이트 라인으로 배치되어 형성될 수 있다.

제1 클락 서브 게이트 라인과 제2 클락 서브 게이트 라인은 적어도 하나의 배선 라인(Metal A)을 통해 연결될 수 있다. 다양한 실시예에 따라 배선라인(Metal A)는 소정의 각도로 틸트(tilt)되어 형성된 배선라인 일 수도 있고, D1방향과 D2방향으로 각각 연장되어 적층 연결됨으로써 배치되는 2개 이상의 배선라인일 수도 있다. 제2 클락 서브 게이트 라인과 제3 클락 서브 게이트 라인은 적어도 하나의 배선 라인(Metal A)을 통해 연결될 수 있다. 다양한 실시예에 따라 배선라인(Metal A)는 소정의 각도로 틸트(tilt)되어 형성된 배선라인 일 수도 있고, D1방향과 D2방향으로 각각 연장되어 적층 연결됨으로써 배치되는 2개 이상의 배선라인일 수도 있다.

몇몇 실시예에서, 반전 클락 게이트 라인은 제1열(gate-line1)에 제1 반전 클락 서브 게이트 라인, 제2열(gate-line2)에 제2 반전 클락 서브 게이트 라인, 제1열(gate-line1)에 제3 반전 클락 서브 게이트 라인으로 배치되어 형성될 수 있다.

제1 반전 클락 서브 게이트 라인과 제2 반전 클락 서브 게이트 라인은 적어도 하나의 배선 라인(Metal B)을 통해 연결될 수 있다. 다양한 실시예에 따라 배선라인(Metal B)는 소정의 각도로 틸트(tilt)되어 형성된 배선라인 일 수도 있고, D1방향과 D2방향으로 각각 연장되어 적층 연결됨으로써 배치되는 2개 이상의 배선라인일 수도 있다. 제2 반전 클락 서브 게이트 라인과 제3 반전 클락 서브 게이트 라인은 적어도 하나의 배선 라인(Metal B)을 통해 연결될 수 있다. 다양한 실시예에 따라 배선라인(Metal B)는 소정의 각도로 틸트(tilt)되어 형성된 배선라인 일 수도 있고, D1방향과 D2방향으로 각각 연장되어 적층 연결됨으로써 배치되는 2개 이상의 배선라인일 수도 있다.

배선라인(Metal A)와 배선라인Metal B)은 서로 다른 메탈층에 배치된다.

도 8에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 스캔 인에이블 인버터(10), 클락 인버터(50), 래치 회로(30)가 배치되고, 스캔 인에이블 인버터(10)와 클락 인버터 회로(50) 사이에 멀티플렉서 회로(20)가 제1행과 제2행에 걸쳐서 배치될 수 있다. 제2행에는 출력 드라이버 회로(60), 멀티 플렉서 회로(20)의 일부, 래치 회로(40)가 배치될 수 있다.

제1행과 제2행에 배치된 각각의 기능회로는 전원이 입력되는 파워레일을 기준으로 각각 접하여 배치될 수 있다. 래치 회로(30)과 래치 회로(40)는 적어도 일부 측면이 D1방향으로 접하여 배치되며, 공통 신호가 인가되어야 하는 게이트 라인은 일부가 접하는 측면을 가로질러 D2방향으로 연장되도록 배치될 수 있다.

도 9에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서 회로(20), 스캔 인에이블 인버터 회로(10), 클락 인버터 회로(50), 래치 회로(30)가 D1방향으로 순차적으로 배치되고, 제2행에는 출력 드라이버 회로(60) 및 래치 회로(40)가 배치될 수 있다. 래치 회로(30)과 래치 회로(40)는 적어도 일부 측면이 D1방향으로 접하여 배치되며, 공통 신호가 인가되어야 하는 게이트 라인은 일부가 접하는 측면을 가로질러 D2방향으로 연장되도록 배치될 수 있다.

도 10에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 스캔 인에이블 인버터 회로(20), 멀티플렉서 회로(10), 클락 인버터 회로(50) 및 래치 회로(30)가 D1방향으로 순차적으로 배치되고, 제2행에는 출력 드라이버 회로(60) 및 래치 회로(40)가 D1방향으로 슨차적으로 배치될 수 있다. 래치 회로(30)과 래치 회로(40)는 적어도 일부 측면이 D1방향으로 접하여 배치되며, 공통 신호가 인가되어야 하는 게이트 라인은 일부가 접하는 측면을 가로질러 D2방향으로 연장되도록 배치될 수 있다.

도 11에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서 회로(20), 클락 인버터 회로(50), 래치회로(30)가 D1방향으로 순차적으로 배치되고, 제2행에는 스캔 인에이블 인버터 회로(10), 출력 드라이버 회로(60) 및 래치 회로(40)가 D1방향으로 순차적으로 배치될 수 있다. 래치 회로(30)과 래치 회로(40)는 적어도 일부 측면이 D1방향으로 접하여 배치되며, 공통 신호가 인가되어야 하는 게이트 라인은 일부가 접하는 측면을 가로질러 D2방향으로 연장되도록 배치될 수 있다.

설명에 앞서, 도 12 내지 13에 도시된 몇몇 실시예는 래치 회로(30)의 D1방향 길이와 래치 회로(40)의 D1방향 길이는 같을 수 있다. 나머지 기능 회로들(10,20,60)은 다양한 실시예에 따라 래치회로(30,40)의 배치를 기준으로 다양하게 배치된다.

도 12에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서 회로(20), 클락 인버터 회로(50), 래치회로(30)가 D1방향으로 순차적으로 배치되고, 제2행에는 스캔 인에이블 인버터 회로(10), 출력 드라이버 회로(60) 및 래치 회로(40)가 D1방향으로 순차적으로 배치될 수 있다. 실시예에서 멀티플렉서 회로(20)와 클락 인버터 회로(50)의 D1방향 각 길이의 합은 스캔인에이블 인버터 회로(10) 및 출력 드라이버 회로(60)의 D1방향 각 길이의 합과 같을 수 있다.

도 13에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서 회로(20), 클락 인버터 회로(50), 래치회로(30)가 D1방향으로 순차적으로 배치되고, 제2행에는 스캔 인에이블 인버터 회로(10), 출력 드라이버 회로(60) 및 래치 회로(40)가 D1방향으로 순차적으로 배치될 수 있다. 실시예에서 멀티플렉서 회로(20)의 D1방향 길이와 출력 드라이버 회로(60)의 D1방향 길이가 각각 동일하고, 클락 인버터 회로(50)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이가 각각 동일할 수 있다.

설명에 앞서, 도 14 내지 도 20에 따른 몇몇 실시예의 반도체 장치(1)는 제1행 및 제2행에 걸치되, 'ㄱ'자로 꺽인 형태의 멀티플렉서 회로(20)의 레이아웃을 포함할 수 있다. 본 명세서에서 설명의 편의를 위해 제1행에 배치된 멀티플렉서 회로(20) 일부는 상단부, 제2행에 배치된 멀티플렉서 회로(20) 일부는 하단부로 지칭한다.

도 14에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 클락 인버터 회로(50), 래치회로(30)가 배치되고, 제2행에는 출력 드라이버 회로(60),스캔 인에이블 인버터 회로(10), 멀티플렉서(20)회로 하단부, 래치회로(40)가 배치될 수 있다. 실시예에서 멀티플렉서 상단부(20)의 D1방향 길이는 출력 드라이버 회로(60), 스캔 인에이블 인버터 회로(10) 및 멀티플렉서 회로 하단부(20)의 D1방향 각 길이의 합과 같을 수 있다. 클락 인버터 회로(50), 래치 회로(30)의 D1방향 각 길이의 합은 래치 회로(40)의 D1방향 길이와 같을 수 있다.

도 15에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 클락 인버터 회로(50), 래치회로(30)가 배치되고, 제2행에는 스캔 인에이블 인버터 회로(10), 출력 드라이버 회로(60), 멀티플렉서(20)회로 하단부, 래치회로(40)가 배치될 수 있다. 실시예에서 멀티플렉서 상단부(20)의 D1방향 길이는 스캔 인에이블 인버터 회로(10), 출력 드라이버 회로(60) 및 멀티플렉서 회로 하단부(20)의 D1방향 각 길이의 합과 같을 수 있다. 클락 인버터 회로(50), 래치 회로(30)의 D1방향 각 길이의 합은 래치 회로(40)의 D1방향 길이와 같을 수 있다.

도 16에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 클락 인버터 회로(50), 래치회로(30)가 배치되고, 제2행에는 출력 드라이버 회로(60), 멀티플렉서(20)회로 하단부, 스캔 인에이블 인버터 회로(10), 래치회로(40)가 배치될 수 있다. 실시예에서 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 클락 인버터 회로(50)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다. 멀티플렉서 회로(20) 상단부의 D1방향 길이는 출력 드라이버회로(60) 길이와 멀티플렉서 회로(20) 하단부의 길이의 합과 같을 수 있다.

도 17에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 스캔 인에이블 인버터 회로(10), 래치회로(30)가 배치되고, 제2행에는 출력 드라이버 회로(60), 멀티플렉서(20)회로 하단부, 클락 인버터 회로(50), 래치회로(40)가 배치될 수 있다. 실시예에서 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 클락 인버터 회로(50)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다. 멀티플렉서 회로(20) 상단부의 D1방향 길이는 출력 드라이버회로(60) 길이와 멀티플렉서 회로(20) 하단부의 길이의 합과 같을 수 있다.

도 18에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 클락 인버터 회로(50), 래치회로(30)가 배치되고, 제2행에는 스캔 인에이블 인버터 회로(10), 멀티플렉서(20)회로 하단부, 및 출력 드라이버 회로(60), 래치회로(40)가 배치될 수 있다. 실시예에서 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 클락 인버터 회로(50)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다. 멀티플렉서 회로(20) 상단부의 D1방향 길이는 스캔 인에이블 인버터(10) 길이와 멀티플렉서 회로(20) 하단부의 길이의 합과 같을 수 있다.

도 19 내지 도 22의 몇몇 실시예에 따른 래치 회로(30,40)는 별도의 인버터 회로(35, 45)를 포함할 수 있다. 몇몇 실시예에 따른 인버터 회로(35,45)는 도 2에 도시된 것과 같은 회로일 수도 있고, 래치 회로(30, 40)에 추가적으로 포함되는 인버터 회로일 수도 있다. 인버터 회로(35, 45)는 래치 회로(30,40)과 같은 행에서 각각 래치 회로(30, 40)에 접하여 배치된다.

도 19에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 스캔 인에이블 인버터 회로(10), 래치회로(30), 인버터 회로(35)가 배치되고, 제2행에는 멀티플렉서(20)회로 하단부, 출력 드라이버 회로(60),인버터 회로(45), 래치회로(40), 클락 인버터 회로(50)가 배치될 수 있다. 실시예에서 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 인버터 회로(35)와 클락 인버터 회로(50)의 D1방향 길이는 같을 수 있다. 스캔 인에이블 인버터 회로(10)와 인버터 회로(45)의 D1방향 길이는 같을 수 있다. 멀티플렉서 회로(20) 상단부의 D1방향 길이는 출력 드라이버 회로(60) 길이와 멀티플렉서 회로(20) 하단부의 길이의 합과 같을 수 있다.

도 20에 따른 몇몇 실시예의 반도체 장치(1)는 제1행에는 멀티플렉서(20) 회로 상단부, 클락 인버터 회로(50), 래치회로(30), 인버터 회로(35)가 배치되고, 제2행에는 멀티플렉서(20)회로 하단부, 출력 드라이버 회로(60), 인버터 회로(45), 래치회로(40), 스캔 인에이블 인버터 회로(10)가 배치될 수 있다. 실시예에서 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 인버터 회로(35)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다. 클락 인버터 회로(50)와 인버터 회로(45)의 D1방향 길이는 같을 수 있다. 멀티플렉서 회로(20) 상단부의 D1방향 길이는 출력 드라이버 회로(60) 길이와 멀티플렉서 회로(20) 하단부의 길이의 합과 같을 수 있다.

도 21 및 도 22의 몇몇 실시예를 구체적으로 설명하기에 앞서, 멀티 플렉서 회로(20)와 출력 드라이버 회로(60) 각각은 제1행과 제2행에 걸쳐 D2방향으로 길게 배치될 수 있다.

도 21에 따른 몇몇 실시예의 반도체 장치(1)는 제1행과 제2행에 걸친 멀티 플렉서 회로(20), 출력 드라이버 회로(60)가 배치되고, 제1행 중간부터 스캔 인에이블 인버터 회로(10), 래치회로(30), 인버터 회로(35)가 배치되며, 스캔 인에이블 인버터 회로(10)의 아래 제2행 중간부터 인버터 회로(45), 래치회로(40), 스캔 인에이블 인버터 회로(10)가 배치될 수 있다. 실시예에서 인버터 회로(45)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다. 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 클락 인버터 회로(50)와 인버터 회로(35)의 D1방향 길이는 같을 수 있다.

도 22에 따른 몇몇 실시예의 반도체 장치(1)는 제1행과 제2행에 걸친 멀티 플렉서 회로(20), 출력 드라이버 회로(60)가 배치되고, 제1행 중간부터 클락 인버터 회로(50), 래치회로(30), 인버터 회로(35)가 배치되며, 클락 인버터 회로(50)의 아래 제2행 중간부터 인버터 회로(45), 래치회로(40), 스캔 인에이블 인버터 회로(10)가 배치될 수 있다. 실시예에서 클락 인버터 회로(50)와 인버터 회로(45)의 D1방향 길이는 같을 수 있다. 래치회로(30)와 래치회로(40)의 D1방향 길이는 같을 수 있다. 인버터 회로(35)와 스캔 인에이블 인버터 회로(10)의 D1방향 길이는 같을 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 레이아웃 시스템
1: 반도체 장치 10 : 스캔인에이블 인버터
20 : 멀티플렉서 30, 40 : 래치회로
50 : 클락 인버터 60 : 출력 드라이버

Claims

클락 신호를 공급하는 클락 게이트 라인;
상기 클락 게이트 라인에 평행하게 배치되며, 반전 클락 신호를 공급하는 반전 클락 게이트 라인;
상기 클락 신호 및 상기 반전 클락 신호에 기초하여 제1 래치 동작하는 제1 래치 회로; 및
상기 제1 래치 회로와 제1방향 측면에 배치되며, 상기 클락 신호 및 반전 클락 신호에 기초하여 상기 제1 래치 회로의 출력을 입력받아 동작하는 제2 래치 회로를 포함하며,
상기 클락 게이트 라인 및 상기 반전 클락 게이트 라인은 제1 방향으로 연장되어 상기 제1 래치 회로와 상기 제2 래치 회로에 공유되는 반도체 장치.
제1항에 있어서,
일측면이 상기 제1 래치 회로의 제2방향에 접하여 배치되어, 상기 클락 신호에 기초하여 상기 반전 클락 신호를 생성하는 클락 인버터 회로를 더 포함하고,
상기 클락 인버터 회로와 상기 제1 래치회로 각각의 제2방향의 길이의 합은 상기 제2 래치회로의 제2방향의 길이와 같은, 반도체 장치.
제2항에 있어서, 상기 반도체 장치는
상기 클락 인버터 회로의 출력 노드에 연결되어, 제2 방향으로 연장되는 제1 배선라인;
상기 제1 배선라인과 비아를 통해 연결되어, 제1 방향으로 연장되는 제2 배선라인; 및
상기 제2 배선라인과 비아를 통해 연결되어, 제2 방향으로 연장되는 제3 배선라인을 포함하고,
상기 반전 클락 게이트 라인은 상기 제3 배선라인에 연결되어 상기 반전 클락 신호를 수신하는, 반도체 장치.
제3항에 있어서, 상기 반도체 장치는
상기 클럭 인버터 회로의 입력 노드에 연결되어, 제2 방향으로 연장되는 제4 배선라인을 포함하고,
상기 클락 게이트 라인은 상기 제4 배선라인에 연결되어 상기 클락 신호를 수신하는, 반도체 장치.
제1항에 있어서, 상기 반도체 장치는
적어도 하나의 반전 클락 서브 게이트 라인 및 적어도 하나의 클락 서브 게이트 라인이 적어도 두 개의 열로 서로 교번하며 이격 배치되고,
상기 적어도 두 개의 열은 상기 제1 래치 회로 및 상기 제2 래치 회로에 제1 방향으로 연장 배치되며,
상기 제1열의 반전 클락 서브 게이트 라인과 상기 제2열의 반전 클락 서브 게이트 라인은 제1 상위 배선라인으로 연결되고, 상기 제1열의 클락 서브 게이트 라인과 상기 제2열의 클락 서브 게이트 라인은 제2 상위 배선라인으로 연결되는, 반도체 장치.
적어도 두개의 행으로 배치되어 클락 신호 및 반전 클락 신호에 기초하여 동작하는 복수의 기능회로들;
열 방향으로 연장하여 배치되어, 상기 클락 신호를 공급하는 클락 게이트 라인; 및
열 방향으로 연장하여 상기 클락 게이트 라인에 평행하게 배치되고, 상기 반전 클락 신호를 공급하는 반전 클락 게이트 라인을 포함하고,
각 행에 각각 배치된 서로 다른 기능회로 간에 상기 클락 게이트 라인 및 상기 반전 클락 게이트 라인이 공유되는 반도체 장치.
제6항에 있어서, 상기 기능회로는
제1행에 마스터 래치가 배치되고 제2행에 슬레이브 래치가 배치되어,
상기 마스터 래치 및 상기 슬레이브 래치가 상기 클락 게이트 라인 및 상기 반전 클락 게이트 라인을 공유하는, 반도체 장치.
제6항에 있어서, 상기 기능회로는
제1행에 배치되는 기능회로들의 길이의 합과 제2행에 배치되는 기능회로들의 길이의 합이 같은, 반도체 장치.
제6항에 있어서, 상기 기능회로는
상기 클락 신호를 입력받아 상기 반전 클락 신호를 출력하는 클락 인버터 회로를 포함하고,
상기 반도체 장치는
상기 클락 인버터 회로의 출력 노드에 연결되어, 행 방향으로 연장되는 제1 배선라인; 및
상기 제1 배선라인과 연결되어, 열 방향으로 연장되는 제2 배선라인;
상기 제2 배선라인과 연결되어, 행 방향으로 연장되는 제3 배선라인을 포함하고,
상기 반전 클락 게이트 라인은 상기 제3 배선라인에 연결되어 상기 반전 클락 신호를 수신하는, 반도체 장치.
제9항에 있어서, 상기 클럭 인버터 회로의 입력 노드에 연결되어, 행 방향으로 연장되는 제4 배선라인을 포함하고,
상기 클락 게이트 라인은 상기 제4 배선라인에 연결되어 상기 클락 신호를 수신하는, 반도체 장치.
제10항에 있어서, 상기 제1 배선라인, 상기 제3 배선라인 및 상기 제4 배선라인은 제1 메탈층 내에 오버랩되지 않도록 배치되고,
상기 제2 배선라인은 제2 메탈층 내에 배치되는, 반도체 장치.
제7항에 있어서, 상기 기능회로는
제1행에 스캔 먹스 회로, 클락 인버터 회로 및 상기 마스터 래치 회로가 배치되고,
제2행에 출력 드라이버 회로, 스캔 인에이블 인버터 회로 및 상기 슬레이브 래치 회로가 배치되는, 반도체 장치.
제12항에 있어서,
상기 클락 인버터 회로 및 상기 마스터 래치 회로의 행 방향 길이 합이 상기 슬레이브 래치 회로의 행 방향 길이와 같은, 반도체 장치.
제12항에 있어서, 상기 마스터 래치 회로의 행 방향 길이와 상기 슬레이브 래치 회로의 행 방향 길이가 같은, 반도체 장치.
제7항에 있어서, 상기 기능회로는
제1행에 스캔 먹스 회로, 스캔 인에이블 인버터 회로, 클락 인버터 회로 및 상기 마스터 래치 회로가 배치되고,
제2행에 출력 드라이버 회로 및 상기 슬레이브 래치 회로가 배치되는, 반도체 장치.
제8항에 있어서, 상기 기능회로는
스캔 먹스 회로가 두 개의 행에 걸쳐서 배치되며,
제1행의 길이와 제2행이 길이가 같아지도록 마스터 래치회로, 슬레이브 래치 회로, 클락 인버터 회로, 스캔 인이에블 인버터 회로, 출력 드라이버가 각각의 행에 배치되는, 반도체 장치.
제16항에 있어서,
상기 마스터 래치 및 상기 슬레이브 래치가 서로 다른 행에서 상기 클락 게이트 라인 및 상기 반전 클락 게이트 라인을 공유하는, 반도체 장치.
수직 방향으로 연장되어 서로 평행하게 배치되고, 반전 클락 신호를 공급하는 적어도 두 개의 반전 클락 게이트 라인;
수직 방향으로 연장되어 상기 두 개의 반전 클락 게이트 라인 사이에 이격 배치되고, 클락 신호를 공급하는 클락 게이트 라인;
상기 클락 게이트 라인과 상기 두 개의 반전 클락 게이트 라인을 포함하며, 상기 반전 클락 신호 및 상기 클락 신호에 따라 동작하는 제1 기능회로; 및
상기 제1 기능회로와 수직방향으로 접하여 배치되면서, 상기 두 개의 반전 클락 게이트 라인 및 상기 클락 게이트 라인을 상기 제1 기능회로와 공유하여, 상기 반전 클락 신호 및 상기 클락 신호에 따라 동작하는 제2 기능회로를 포함하는, 반도체 장치.
제18항에 있어서,
상기 반도체 장치는 플립-플롭 회로를 포함하고,
상기 제1 기능회로는 마스터 래치 회로이고 상기 제2 기능회로는 슬레이브 래치 회로인, 반도체 장치.
제18항에 있어서, 상기 반도체 장치는
상기 제1 기능회로와 같은 수평라인에 배치되는 적어도 하나 이상의 제3 기능회로들; 및
상기 제2 기능회로의 같은 수평라인에 배치되는 적어도 하나 이상의 제4 기능회로들을 더 포함하고,
상기 제1 기능회로와 상기 제3 기능회로들의 수평 길이의 합이 상기 제2 기능회로와 상기 제4 기능회로들의 수평 길이의 합과 같은, 반도체 장치.