JP2015231119A - Ｄ型フリップフロップ及びクロック生成回路 - Google Patents

Abstract

【課題】バイパスモード時と分周モード時とでクロックレイテンシが生じない。【解決手段】 実施形態のＤ型フリップフロップは、第１の保持回路を有するマスターラッチと第２の保持回路を有するスレーブラッチとによって構成され、スレーブラッチに構成され、クロック信号に基づいて第１の保持回路の出力を取り込んで第１のノードに出力する伝送素子と、第１の保持回路中に構成され、第１のモード時に第１の保持回路を構成する素子として機能すると共に、第２のモード時に出力が固定されて伝送素子を介して第１のノードに一方論理値の出力を与える第１の保持回路構成素子と、第１のノードに現れる信号を保持する第２の保持回路中に構成され、第１のモード時に第２の保持回路を構成する素子として機能すると共に、第２のモード時に出力が固定されてクロック信号に基づいて他方論理値の出力を第１のノードに与える第２の保持回路構成素子とを具備する。【選択図】図１

Description

本発明の実施形態は、Ｄ型フリップフロップ及びクロック生成回路に関する。

従来、異なるクロック周波数のクロックを出力可能なクロック生成回路がある。このようなクロック生成回路は、例えば、クロックを切換えることで処理速度が可変のモジュール等に対して、クロックを切換えて供給することができる。このようなクロック生成回路には、バイパス機能を有するクロック分周回路を採用するものがある。バイパス機能を有するクロック分周回路は、ＰＬＬ回路などのクロックパルス供給源の出力をそのまま出力するか分周した後出力する。例えば、バイパス機能を有するクロック分周回路は、ＰＬＬ回路の出力を分周するカウンタと、カウンタ出力とＰＬＬ出力とを切換えるマルチプレクサとによって構成される。

カウンタの出力は、カウンタの最終段のＤ型フリップフロップ又はカウンタの直後に配置されるＤ型フリップフロップ（以下、最終段のＤ型フリップフロップという）によってタイミング合わせが行われた後、マルチプレクサに供給される。即ち、ＰＬＬ回路の出力をマルチプレクサを介して直接出力するバイパスモード時と、カウンタを介して分周して出力する分周モード時とでは、最終段のＤ型フリップフロップの遅延分だけクロックレイテンシが異なってしまう。

また、通常のデジタル回路設計では、最終段のＤ型フリップフロップ及びマルチプレクサはスタンダードセルで構成される。このため、各セル同士の物理距離に応じても、分周時とバイパス時とでクロックレイテンシが異なってしまう。また、厳密に言えばマルチプレクサの入力ピンが違う事で、マルチプレクサ内部の遅延も僅かながら異なってくる。

このようなクロックレイテンシが異なるクロックがモジュールに供給されると、モジュールではタイミング制御が困難になることがある。なお、最終段のＤ型フリップフロップ及びマルチプレクサの各スタンダードセル同士をレイアウト上で近接配置するか、または１つのカスタムセルにすることでレイテンシを小さくすることはできるが、最終段のＤ型フリップフロップによる遅延分によるレイテンシ差を解消することはできない。

特開平８−２８８７９８号公報

本発明の実施形態は、バイパスモード時と分周モード時とでクロックレイテンシが生じないＤ型フリップフロップ及びクロック生成回路を提供することを目的とする。

実施形態のＤ型フリップフロップは、第１の保持回路を有するマスターラッチと第２の保持回路を有するスレーブラッチとによって構成されるＤ型フリップフロップにおいて、前記スレーブラッチに構成され、クロック信号に基づいて前記第１の保持回路の出力を取り込んで第１のノードに出力する伝送素子と、前記第１の保持回路中に構成され、制御信号によって制御されて、第１のモード時に前記第１の保持回路を構成する素子として機能すると共に、第２のモード時に出力が固定されて前記伝送素子を介して前記第１のノードに一方論理値の出力を与える第１の保持回路構成素子と、前記第１のノードに現れる信号を保持する前記第２の保持回路中に構成され、前記制御信号によって制御されて、前記第１のモード時に前記第２の保持回路を構成する素子として機能すると共に、前記第２のモード時に出力が固定されて前記クロック信号に基づいて他方論理値の出力を前記第１のノードに与える第２の保持回路構成素子とを具備する。

本発明の第１の実施の形態に係るクロック生成回路に組み込まれるＤ型フリップフロップを示す論理回路図。 図１中の各部に供給する信号を生成する回路を示す回路図。 図１及び図２の回路を具体的に実現する回路例を示す回路図。 本実施の形態に係るクロック生成回路を示すブロック図。 第１の実施の形態のＤ型フリップフロップ１の真理値表を示す図表。 図６は図４のクロック生成回路の動作を示すタイミングチャート。 一般的なＤ型フリップフロップを示す論理回路図。 図７の回路を具体的に実現する回路例を示す回路図。 本実施の形態の関連技術のクロック生成回路を示すブロック図。 図９のクロック生成回路の動作を示すタイミングチャート。 本発明の第２の実施の形態を示す回路図。 本発明の第３の実施の形態を示す回路図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るクロック生成回路に組み込まれるＤ型フリップフロップを示す論理回路図である。図２は図１中の各部に供給する信号を生成する回路を示す回路図である。また、図３は図１及び図２の回路を具体的に実現する回路例を示す回路図である。図４は本実施の形態に係るクロック生成回路を示すブロック図である。なお、図１乃至図３の符号１１１，１１２，１３〜１５に示す回路部分は、同一符号によって同一の回路部分であることを示している。また、図３では図面の簡略化のために、電源ラインへの接続は図示を省略している。

第１の実施の形態における特徴を理解しやすくするために、先ず、図７及び図８を参照して、本実施の形態の関連技術である一般的なＤ型フリップフロップについて説明する。なお、後述する図１乃至図３の説明では、図７及び図８と同一の構成要素については同一符号を付して説明を省略する。

図７は一般的なＤ型フリップフロップを示す論理回路図であり、図８は図７の回路を具体的に実現する回路例を示す回路図である。なお、図７及び図８の符号１１〜１３に示す回路部分は、同一符号によって同一の回路部分であることを示している。なお、図８では図面の簡略化のために、電源ラインへの接続は図示を省略している。

図７において、Ｄ型フリップフロップ２０に供給された入力Ｄは、マスターラッチ１１内のクロックドインバータであるインバータＩＮＧ１に与えられる。インバータＩＮＧ１は、制御端に供給されるクロックｃｐ及びその反転クロックｃｐバー（以下、／ｃｐと記載する）によって制御されて、入力Ｄをマスターラッチ１１に取り込む。例えば、インバータＩＮＧ１は、クロックｃｐがローレベル（以下、Ｌレベルという）の場合に、入力Ｄを取り込んでインバータＩＮＶ１に供給する。

インバータＩＮＶ１は、入力信号を反転させてクロックドインバータであるインバータＩＮＧ２に与える。インバータＩＮＧ２は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、入力信号を反転させてインバータＩＮＶ１に与える。例えば、インバータＩＮＧ２は、クロックｃｐがハイレベル（以下、Ｈレベルという）の場合に、インバータＩＮＶ１の出力を取り込んでインバータＩＮＶ１に出力する。即ち、インバータＩＮＶ１，ＩＮＧ２は、保持回路として機能し、クロックｃｐのＨレベル期間に、入力Ｄの正転信号を出力すると共に保持する。

インバータＩＮＶ１の出力は、伝送素子としてのクロックドインバータであるインバータＩＮＧ３に供給される。インバータＩＮＧ３は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、インバータＩＮＶ１の出力をスレーブラッチ１２に取り込む。例えば、インバータＩＮＧ３は、クロックｃｐがＨレベルの場合に、インバータＩＮＶ１の出力を取り込んでインバータＩＮＶ２に供給する。

インバータＩＮＶ２は、入力信号を反転させてクロックドインバータであるインバータＩＮＧ４に与える。インバータＩＮＧ４は、制御端に供給されるクロックｃｐ及び反転クロック／ｃｐによって制御されて、入力信号を反転させてインバータＩＮＶ２に与える。例えば、インバータＩＮＧ４は、クロックｃｐがＬレベルの場合に、インバータＩＮＶ２の出力を取り込んでインバータＩＮＶ２に出力する。即ち、インバータＩＮＶ２，ＩＮＧ４は、保持回路として機能し、クロックｃｐのＬレベル期間に、入力Ｄの正転信号をバッファ回路１３に出力すると共に保持する。

バッファ回路１３を構成するインバータＩＮＶ３，ＩＮＶ４は、入力された信号を出力Ｑとして出力する。こうして、入力Ｄは、クロックｃｐに同期して出力Ｑとして出力される。

図８において、電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ１のソース・ドレイン路、ＰＭＯＳトランジスタＴｐ２のソース・ドレイン路、ＮＭＯＳトランジスタＴｎ１のドレイン・ソース路、ＮＭＯＳトランジスタＴｎ２のドレイン・ソース路が直列接続されており、これらのトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２によって図７のインバータＩＮＧ１が構成される。トランジスタＴｐ１，Ｔｎ２のゲートには入力Ｄが供給され、トランジスタＴｐ２，Ｔｎ１のゲートには、それぞれ制御クロック発生部１４からクロックｃｐ又は反転クロック／ｃｐが供給される。

制御クロック発生部１４は、後述するＰＬＬ回路からクロックＣＫが供給される。制御クロック発生部１４は、トランジスタＴｐ１５，Ｔｎ１５によるインバータとトランジスタＴｐ１６，Ｔｎ１６によるインバータとによって構成される。電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ１５のソース・ドレイン路及びＮＭＯＳトランジスタＴｎ１５のドレイン・ソース路が直列接続されており、また、電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ１６のソース・ドレイン路及びＮＭＯＳトランジスタＴｎ１６のドレイン・ソース路が直列接続されている。トランジスタＴｐ１５，Ｔｎ１５のゲートにはクロックＣＫが供給され、トランジスタＴｐ１５，Ｔｎ１５によるインバータは、クロックＣＫを反転させて反転クロック／ｃｐを出力する。この反転クロック／ｃｐは、トランジスタＴｐ１６，Ｔｎ１６のゲートに供給され、トランジスタＴｐ１６，Ｔｎ１６によるインバータは、反転クロック／ｃｐを反転させてクロックｃｐを出力する。

トランジスタＴｐ２はクロックｃｐがＬレベルでオンとなり、Ｈレベルでオフとなる。また、トランジスタＴｎ１は反転クロック／ｃｐがＨレベルでオンとなり、Ｌレベルでオフとなる。従って、トランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２によるインバータＩＮＧ１は、クロックｃｐのＬレベル期間にのみ、入力Ｄを反転させてトランジスタＴｐ２，Ｔｎ１の共通ドレインから出力する。

トランジスタＴｐ３，Ｔｎ３は、図７のインバータＩＮＶ１に相当する。電源端子と基準電位点との間には、ＰＭＯＳトランジスタＴｐ３のソース・ドレイン路とＮＭＯＳトランジスタＴｎ３のドレイン・ソース路が直接接続されており、トランジスタＴｐ３，Ｔｎ３のゲートには、トランジスタＴｐ２，Ｔｎ１の共通ドレインの出力が与えられる。トランジスタＴｐ３，Ｔｎ３はゲートに入力された信号を反転させて、トランジスタＴｐ４，Ｔｎ５のゲートに供給する。

電源端子と基準電位点との間には、ＰＭＯＳトランジスタＴｐ４のソース・ドレイン路、ＰＭＯＳトランジスタＴｐ５のソース・ドレイン路、ＮＭＯＳトランジスタＴｎ４のドレイン・ソース路、ＮＭＯＳトランジスタＴｎ５のドレイン・ソース路が直列接続されており、トランジスタＴｐ４，Ｔｐ５，Ｔｎ４，Ｔｎ５は、図７のインバータＩＮＧ２を構成する。トランジスタＴｐ５のゲートには反転クロック／ｃｐが供給され、トランジスタＴｎ４のゲートにはクロックｃｐが供給されており、トランジスタＴｐ５は反転クロック／ｃｐがＬレベルでオンとなり、Ｈレベルでオフとなる。また、トランジスタＴｎ４はクロックｃｐがＨレベルでオンとなり、Ｌレベルでオフとなる。従って、トランジスタＴｐ４，Ｔｐ５，Ｔｎ４，Ｔｎ５によるインバータＩＮＧ２は、クロックｃｐのＨレベル期間にのみ、トランジスタＴｐ３，Ｔｎ３の共通ドレインの出力を反転させてトランジスタＴｐ３，Ｔｎ３のゲートに出力する。

スレーブラッチ１２内のトランジスタＴｐ６，Ｔｐ７，Ｔｎ６，Ｔｎ７は図７のインバータＩＮＧ３を構成する。電源端子と基準電位点との間には、ＰＭＯＳトランジスタＴｐ６のソース・ドレイン路、ＰＭＯＳトランジスタＴｐ７のソース・ドレイン路、ＮＭＯＳトランジスタＴｎ６のドレイン・ソース路、ＮＭＯＳトランジスタＴｎ７のドレイン・ソース路が直列接続されており、トランジスタＴｐ６，Ｔｎ７のゲートには、トランジスタＴｐ３，Ｔｎ３の共通ドレインの出力が供給される。

トランジスタＴｐ７のゲートには反転クロック／ｃｐが供給され、トランジスタＴｎ６のゲートにはクロックｃｐが供給されており、トランジスタＴｐ７は反転クロック／ｃｐがＬレベルでオンとなり、Ｈレベルでオフとなる。また、トランジスタＴｎ６はクロックｃｐがＨレベルでオンとなり、Ｌレベルでオフとなる。従って、トランジスタＴｐ６，Ｔｐ７，Ｔｎ６，Ｔｎ７によるインバータＩＮＧ３は、クロックｃｐのＨレベル期間にのみ、トランジスタＴｐ３，Ｔｎ３の共通ドレインの出力を反転させてトランジスタＴｐ８，Ｔｎ８のゲートに出力する。

トランジスタＴｐ８，Ｔｎ８は、図７のインバータＩＮＶ２に相当する。電源端子と基準電位点との間には、ＰＭＯＳトランジスタＴｐ８のソース・ドレイン路とＮＭＯＳトランジスタＴｎ８のドレイン・ソース路が直接接続されており、トランジスタＴｐ８，Ｔｎ８のゲートには、トランジスタＴｐ７，Ｔｎ６の共通ドレインの出力が与えられる。トランジスタＴｐ８，Ｔｎ８はゲートに入力された信号を反転させて、トランジスタＴｐ９，Ｔｎ１０のゲートに供給する。

電源端子と基準電位点との間には、ＰＭＯＳトランジスタＴｐ９のソース・ドレイン路、ＰＭＯＳトランジスタＴｐ１０のソース・ドレイン路、ＮＭＯＳトランジスタＴｎ９のドレイン・ソース路、ＮＭＯＳトランジスタＴｎ１０のドレイン・ソース路が直列接続されており、トランジスタＴｐ９，Ｔｐ１０，Ｔｎ９，Ｔｎ１０は、図１のインバータＩＮＧ４を構成する。トランジスタＴｐ１０のゲートにはクロックｃｐが供給され、トランジスタＴｎ９のゲートには反転クロック／ｃｐが供給されており、トランジスタＴｐ１０はクロックｃｐがＬレベルでオンとなり、Ｈレベルでオフとなる。また、トランジスタＴｎ９は反転クロック／ｃｐがＨレベルでオンとなり、Ｌレベルでオフとなる。従って、トランジスタＴｐ９，Ｔｐ１０，Ｔｎ９，Ｔｎ１０によるインバータＩＮＧ４は、反転クロック／ｃｐのＨレベル期間にのみ、トランジスタＴｐ８，Ｔｎ８の共通ドレインの出力を反転させてトランジスタＴｐ８，Ｔｎ８のゲートに出力する。

トランジスタＴｐ８，Ｔｎ８の共通ドレインの出力は、バッファ回路１３を構成するトランジスタＴｐ１１，Ｔｎ１１のゲートに供給される。バッファ回路１３は、トランジスタＴｐ１１，Ｔｎ１１によるインバータとトランジスタＴｐ１２，Ｔｎ１２によるインバータとによって構成される。電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ１１のソース・ドレイン路及びＮＭＯＳトランジスタＴｎ１１のドレイン・ソース路が直列接続されており、また、電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ１２のソース・ドレイン路及びＮＭＯＳトランジスタＴｎ１２のドレイン・ソース路が直列接続されている。トランジスタＴｐ１１，Ｔｎ１１は、ゲートに供給された信号を反転させてトランジスタＴｐ１２，Ｔｎ１２のゲートに出力する。トランジスタＴｐ１２，Ｔｎ１２は、ゲートに供給された信号を反転させて出力Ｑとして出力する。

このように、図８のマスターラッチ１１，スレーブラッチ１２及びバッファ回路１３は、図７と同様に動作して、入力Ｄをクロックｃｐに同期させて出力Ｑとして出力する。

図９は本実施の形態の関連技術のクロック生成回路を示すブロック図であり、図７及び図８に示すＤ型フリップフロップ２０を利用して構成したものである。また、図１０は図９のクロック生成回路の動作を示すタイミングチャートである。

ＰＬＬ（位相同期ループ）回路２は、図１０（ａ）に示す所定周波数のクロックＣＫを発生して分周回路３及びマルチプレクサ３０に出力する。分周回路３はＰＬＬ回路２の出力を分周して、分周出力を入力ＤとしてＤ型フリップフロップ２０に与える。なお、図９ではＤ型フリップフロップ２０は分周回路３の後段に配置されるものとして記載してあるが、Ｄ型フリップフロップ２０が分周回路の最終段のＤ型フリップフロップであってもよい。

Ｄ型フリップフロップ２０は、入力ＤをＰＬＬ回路２からのクロックＣＫに基づいて生成したクロックｃｐに同期したタイミングで出力Ｑとしてマルチプレクサ３０に出力する。マルチプレクサ３０は、制御信号Ｓによって制御されて、バイバスモード時にＰＬＬ回路２の出力を選択し、分周モード時にＤ型フリップフロップ２０の出力を選択して出力Ｑとして出力する。例えば、制御信号Ｓは、バイパスモード時はＨレベル、分周モード時はＬレベルである。マルチプレクサ３０は、制御信号ＳがＬレベル（論理値“０”）の場合に、Ｄ型フリップフロップ２０の出力を選択して出力Ｑとして出力し、制御信号ＳがＨレベル（論理値“１”）の場合に、ＰＬＬ回路２の出力を選択して出力Ｑとして出力する。

図１０（ｂ）は１／２分周の場合の出力Ｑを示し、図１０（ｃ）は１／４分周の場合の出力Ｑを示している。これらの出力Ｑは、図８に示す各トランジスタの遅延によって、ＰＬＬ回路２からのクロックＣＫに比べて遅延する。

また、図１０（ｄ）は、制御信号ＳがＨレベルの場合の出力、即ち、バイパスモードにおける出力を示しており、ＰＬＬ回路２からのクロックＣＫがそのままの周波数でマルチプレクサ３０から出力される。このように、マルチプレクサ３０による切り換えによって、ＰＬＬ回路２の出力と分周出力との異なる周波数のクロックが出力される。

しかしながら、図９のクロック生成回路は、分周モード時とバイパスモードとでＰＬＬ回路２からのクロックＣＫが伝搬するルートが異なり、図１０に示すように、最終段のＤ型フリップフロップ２０による遅延分だけクロックレイテンシが異なる。

一方、本実施の形態に係る図４のクロック生成回路５は、Ｄ型フリップフロップ２０及びマルチプレクサ３０に代えて、図１乃至図３に示すＤ型フリップフロップ１を採用した点が関連技術である図９のクロック生成回路と異なる。最終段のＤ型フリップフロップ１は、分周モード及びバイパスモードでの動作が可能であり、後述するように、分周モード時とバイパスモード時とでクロックレイテンシを一致させることができる。なお、Ｄ型フリップフロップ１における分周モードは通常のＤ型フリップフロップ動作を行うモード、即ち、非バイパスモードのことであり、バイパスモードは入力クロックを同一論理でそのまま出力するモードのことである。

図１に示すように、Ｄ型フリップフロップ１は、マスターラッチ１１１において図７のインバータＩＮＶ１に代えてナンドＮＡＮＤ１を採用し、スレーブラッチ１１２において図７のインバータＩＮＧ４に代えてクロックドナンドＮＡＮＤ２を採用した点が図７のＤ型フリップフロップ２０と異なる。

図２は図１中の各部に供給する信号を生成する回路を示しており、図２（ａ）はクロックｃｐ及び反転クロック／ｃｐを生成する制御クロック発生部１４を示し、図２（ｂ）は反転制御信号ＢＰバー（以下、反転制御信号／ＢＰと記載）を生成する制御信号発生部１５を示している。

制御クロック発生部１４は、２段のインバータＩＮＶ４，ＩＮＶ５によって構成されている。インバータＩＮＶ４は、入力されたクロックＣＫを反転させて反転クロック／ｃｐを出力し、インバータＩＮＶ５はインバータＩＮＶ４の出力を反転させて正転のクロックｃｐを出力する。従って、クロックｃｐは、クロックＣＫに同期して発生する。

制御信号発生部１５は、インバータＩＮＶ６によって構成されている。インバータＩＮＶ６は、入力された制御信号ＢＰを反転させて反転制御信号／ＢＰを出力する。なお、制御信号ＢＰは、バイパスモード時にＨレベルとなり、分周モード（非バイパスモード）時にＬレベルとなる信号である。即ち、制御信号ＢＰは、図９のマルチプレクサ３０を制御する信号と同様の信号であり、出力クロックの周波数の切り換えを制御する図示しない制御回路において生成されるものである。

図１において、ナンドＮＡＮＤ１の一方入力端には、インバータＩＮＧ１の出力が与えられ、他方入力端には、反転制御信号／ＢＰが与えられる。制御信号ＢＰがＬレベルで反転制御信号／ＢＰがＨレベルの場合には、ナンドＮＡＮＤ１は入力信号を反転して出力するインバータとして機能する。また、ナンドＮＡＮＤ１は、反転制御信号／ＢＰがＬレベルの場合には、入力信号に拘わらずＨレベルの出力を出力する。

また、クロックドナンドＮＡＮＤ２の一方入力端にはインバータＩＮＶ２の出力が与えられ、他方入力端には反転制御信号／ＢＰが与えられる。制御信号ＢＰがＬレベルで反転制御信号／ＢＰがＨレベルの場合には、クロックドナンドＮＡＮＤ２は、クロックｃｐ及び反転クロック／ｃｐに基づいて入力信号を反転して出力するクロックドインバータとして機能する。また、クロックドナンドＮＡＮＤ２は、反転制御信号／ＢＰがＬレベルの場合には、入力信号に拘わらずＨレベルの出力を出力する。

従って、反転制御信号／ＢＰがＨレベルの場合、即ち、非バイパスモード時には、図１のＤ型フリップフロップ１は図７のＤ型フリップフロップ２０と同様の構成となり、入力Ｄをクロックｃｐのタイミングで出力Ｑとして出力する。

一方、反転制御信号／ＢＰがＬレベルの場合、即ち、バイパスモード時には、ナンドＮＡＮＤ１の出力はＨレベルに固定される。この場合には、インバータＩＮＶ２の入力端であるノードＰのレベルは、インバータＩＮＧ３とクロックドナンドＮＡＮＤ２の出力に依存する。

インバータＩＮＧ３は、クロックｃｐがＨレベルで反転クロック／ｃｐがＬレベルの場合に、Ｈレベルの入力を反転させて、ノードＰをＬレベルにする。なお、クロックｃｐがＬレベルで反転クロック／ｃｐがＨレベルの場合には、インバータＩＮＧ３はノードＰの遷移には寄与しない。

一方、クロックドナンドＮＡＮＤ２は、クロックｃｐがＬレベルで反転クロック／ｃｐがＨレベルの場合には、インバータＩＮＶ２の出力に拘わらず、ノードＰをＨレベルにする。なお、クロックｃｐがＨレベルで反転クロック／ｃｐがＬレベルの場合には、クロックドナンドＮＡＮＤ２はノードＰの遷移には寄与しない。

即ち、反転制御信号／ＢＰがＬレベルの場合には、ノードＰは、クロックｃｐがＨレベルの場合にはＬレベルとなり、クロックｃｐがＬレベルの場合にはＨレベルとなる。ノードＰのレベルは、インバータＩＮＶ２によって反転され、バッファ回路１３を介して出力Ｑとして出力される。即ち、反転制御信号／ＢＰがＬレベルの場合には、クロックｃｐが同一論理で出力Ｑとしてそのまま出力されることになり、ＰＬＬ回路２の出力であるクロックＣＫがバイバスされて出力されることと等価となる。

図３を参照して更に詳細に説明する。図３において、制御信号発生部１５を構成するトランジスタＴｐ２５，Ｔｎ２５によって図２（ｂ）のインバータＩＮＶ６が構成される。電源端子と基準電位点との間にはＰＭＯＳトランジスタＴｐ２５のソース・ドレイン路及びＮＭＯＳトランジスタＴｎ２５のドレイン・ソース路が直列接続されており、トランジスタＴｐ２５，Ｔｎ２５のゲートには、制御信号ＢＰが印加される。トランジスタＴｐ２５，Ｔｎ２５によるインバータは、入力された制御信号ＢＰを反転させて反転制御信号／ＢＰを出力する。

反転制御信号／ＢＰは、トランジスタＴｐ２１，Ｔｎ２１のゲートに供給される。トランジスタＴｐ３，Ｔｎ３，Ｔｐ２１，Ｔｎ２１によって、図１のナンドＮＡＮＤ１が構成される。トランジスタＴｐ３のソース及びドレインにはそれぞれＰＭＯＳトランジスタＴｐ２１のソース又はドレインが接続される。トランジスタＴｐ３のドレインとトランジスタＴｎ３のドレインとの間に、ＮＭＯＳトランジスタＴｎ２１のドレイン・ソース路が接続される。反転制御信号／ＢＰがＨレベルの場合、即ち、非バイパスモード時には、トランジスタＴｐ２１はオフであり、トランジスタＴｎ２１はオンである。即ち、この場合には、トランジスタＴｐ３，Ｔｎ３，Ｔｐ２１，Ｔｎ２１は、図８と同様に、トランジスタＴｐ３，Ｔｎ３によるインバータとして機能する。

一方、反転制御信号／ＢＰがＬレベル、即ち、バイパスモード時には、トランジスタＴｐ２１はオンであり、トランジスタＴｎ２１はオフである。従って、この場合には、トランジスタＴｐ２１及びトランジスタＴｎ２１のドレインは常にＨレベルとなる。

トランジスタＴｐ９，Ｔｐ１０，Ｔｎ９，Ｔｎ１０，Ｔｐ２２，Ｔｎ２２によって、図１のクロックドナンドＮＡＮＤ２が構成される。トランジスタＴｐ９のソース及びドレインにはそれぞれＰＭＯＳトランジスタＴｐ２２のソース又はドレインが接続される。トランジスタＴｎ９のソースとトランジスタＴｎ１０のドレインとの間に、ＮＭＯＳトランジスタＴｎ２２のドレイン・ソース路が接続される。トランジスタＴｐ２２，Ｔｎ２２のゲートには反転制御信号／ＢＰが供給される。

反転制御信号／ＢＰがＨレベルの場合（非バイパスモード時）には、トランジスタＴｐ２２はオフであり、トランジスタＴｎ２２はオンである。即ち、この場合には、トランジスタＴｐ９，Ｔｐ１０，Ｔｎ９，Ｔｐ９，Ｔｐ２２，Ｔｎ２２は、図８と同様に、トランジスタＴｐ９，Ｔｐ１０，Ｔｎ９，Ｔｐ９によるクロックドインバータとして機能する。

一方、反転制御信号／ＢＰがＬレベル、即ち、バイパスモード時には、トランジスタＴｐ２２はオンであり、トランジスタＴｎ２２はオフである。従って、インバータＩＮＶ２を構成するトランジスタＴｐ８，Ｔｎ８のドレインのレベルに拘わらず、ノードＰに接続されるトランジスタＴｐ１０とトランジスタＴｎ９のドレインのレベルは、トランジスタＴｐ１０のオン，オフ状態によってＨレベル側に遷移するか否かが決定される。

また、反転制御信号／ＢＰがＬレベルの場合には、トランジスタＴｐ２１のドレインは常にＨレベルであるので、トランジスタＴｐ６，Ｔｐ７，Ｔｎ６，Ｔｎ７によって構成されるインバータＩＮＧ３のうち、トランジスタＴｐ６はオフであり、トランジスタＴｎ７はオンである。従って、ノードＰに接続されるトランジスタＴｐ７とトランジスタＴｎ６のドレインのレベルは、トランジスタＴｎ６のオン，オフ状態によってＬレベル側に遷移するか否かが決定される。

クロックｃｐがＨレベルで反転クロック／ｃｐがＬレベルの場合には、トランジスタＴｎ６はオンでトランジスタＴｐ１０はオフである。従って、この場合には、ノードＰはＬレベルとなる。逆に、クロックｃｐがＬレベルで反転クロック／ｃｐがＨレベルの場合には、トランジスタＴｎ６はオフでトランジスタＴｐ１０はオンである。従って、この場合には、ノードＰはＨレベルとなる。

ノードＰのレベルはトランジスタＴｐ８，Ｔｎ８のインバータによって反転され、バッファ回路１３を介して出力Ｑとして出力される。即ち、クロックｃｐがＨレベルの場合には、出力ＱもＨレベルとなり、クロックｃｐがＬレベルの場合には、出力ＱもＬレベルとなる。つまり、入力Ｄに拘わらず出力Ｑはクロックｃｐと同一論理となり、クロックＣＫがそのまま同一論理で出力Ｑとして出力されるバイパスモードが実現する。

図５は第１の実施の形態のＤ型フリップフロップ１の真理値表を示す図表である。なお、図５中、ｘは値が０でも１でも良いことを示している。制御信号ＢＰが論理値０の場合には、現在の入力Ｄ（ｎ）は、次のクロックＣＫの立ち上がりに同期して、次の出力Ｑ（ｎ＋１）として出力される。

また、制御信号ＢＰが論理値１の場合には、現在の入力に拘わらず、クロックＣＫが論理値１の場合には論理値１が出力され、クロックＣＫが論理値０の場合には論理値０が出力される。即ち、この場合には、クロックＣＫがそのまま伝播されて出力されたことと等価となる。

次に、分周モード（非バイパスモード）時とバイパスモード時とにおけるレイテンシについて説明する。

マスターラッチ１１１が保持したクロックは、スレーブラッチ１１２を介して出力される。従って、クロックレイテンシは、スレーブラッチ１１２の出力Ｑのタイミングで決定される。即ち、クロックＣＫの入力端の変化が出力Ｑの出力端に伝搬する間の各トランジスタによる遅延がクロックレイテンシに影響を与える。

いま、クロックｃｐが立ち上がってＬレベルからＨレベルになるものとする。そうすると、このクロックｃｐはトランジスタＴｎ１５，Ｔｐ１６を伝搬してスレーブラッチ１１２のインバータＩＮＧ３を構成するトランジスタＴｎ６のゲートに印加される。分周モード時であってもバイパスモード時であってもトランジスタＴｎ１５，Ｔｐ１６による遅延は同一である。

インバータＩＮＧ３のインバータ動作時（非バイパスモード時）の立ち下がり遅延は、クロックｃｐで動作するトランジスタＴｎ６によって決定される。また、バイパスモード時において、クロックｃｐの立ち上がり時にはトランジスタＴｎ６によってノードＰのＬレベル側への遷移が決定するので、分周モード時及びバイパスモード時のいずれの場合も、ノードＰまでの遅延量は同じである。ノードＰから出力Ｑの出力端までのクロックの伝搬経路は、分周モード時及びバイパスモード時で同一であり、クロックｃｐの立ち上がりにおけるレイテンシは、分周モード時及びバイパスモード時とで同一である。

また、クロックｃｐが立ち下がってＨレベルからＬレベルになるものとする。この場合には、分周モード時におけるノードＰまでの遅延量は、クロックｃｐで動作するインバータＩＮＧ３のトランジスタＴｎ６によって決定されるのに対し、バイパスモード時におけるノードＰまでの遅延量は、クロックｃｐで動作するクロックドナンドＮＡＮＤ２のトランジスタＴｐ１０によって決定される。

従って、クロックｃｐが立ち下がってＨレベルからＬレベルになる場合には、分周モード時とバイパスモード時とでは若干レイテンシに差が生じる。しかし、トランジスタＴｐ１０の遷移時間とトランジスタＴｎ６の遷移時間との差は僅かであって、図８の関連技術におけるレイテンシ差に比べて極めて小さい値であり、レイテンシ差０として用いても実用上問題ない。また、異なる周波数の出力Ｑを利用するモジュールにおいては、クロックの立ち上がりエッジを利用してタイミング制御を行うものが多く、クロックｃｐの立ち上がりにおいて分周モード時及びバイパスモード時におけるレイテンシが同一であれば、異なる周波数の出力Ｑを利用するモジュールにおけるタイミング制御において問題が生じることはない。

図６は図４のクロック生成回路の動作を示すタイミングチャートである。

図４において、ＰＬＬ回路２は、図６（ａ）に示す所定周波数のクロックＣＫを発生して分周回路３及びＤ型フリップフロップ１に出力する。分周回路３はＰＬＬ回路２の出力を分周して、分周出力を入力ＤとしてＤ型フリップフロップ１に与える。なお、図４ではＤ型フリップフロップ１は分周回路３の後段に配置されるものとして記載してあるが、Ｄ型フリップフロップ１が分周回路３の最終段のＤ型フリップフロップであってもよい。

Ｄ型フリップフロップ１は、制御信号ＢＰがＬレベル（論理値“０”）の場合、即ち、分周モード（非バイパスモード）時において、入力Ｄを、ＰＬＬ回路２からのクロックＣＫに基づいて生成したクロックｃｐに同期したタイミングで、出力Ｑとして出力する。

図６（ｂ）は１／２分周の場合の出力Ｑを示し、図６（ｃ）は１／４分周の場合の出力Ｑを示している。これらの出力Ｑは、図３に示す各トランジスタの遅延によって、ＰＬＬ回路２からのクロックＣＫに比べて遅延する。

一方、制御信号ＢＰがＨレベル（論理値“１”）の場合、即ち、バイパスモード時には、Ｄ型フリップフロップ１は、入力Ｄに拘わらず、ＰＬＬ回路２からのクロックＣＫと同一論理の出力Ｑを、クロックＣＫに基づいて生成したクロックｃｐに同期したタイミングで出力する。図６（ｄ）はこのバイパス出力を示しており、上述したように、非バイパスモード時とバイパスモード時とで、レイテンシ差は０か又は十分に小さい値である。

このように本実施の形態においては、マスターラッチの保持回路を構成するインバータに代えてナンドを採用し、スレーブラッチの保持回路を構成するクロックドインバータに代えてクロックドナンドを採用し、これらのナンドの一方入力端に、バイパスモードにするか否かを制御する制御信号を供給することで、バイパスモード及び分周モードでの動作を可能にしている。この場合において、バイパスモード時と分周モード時とで、クロックの伝搬経路は等しいか又は略々等しく、各モードにおけるレイテンシ差を０又は極めて小さい値にすることができる。

なお、本実施の形態はトライステート型のＤ型フリップフロップを例に説明したが、トライステート型に限定されるものではない。
（第２の実施の形態）
図１１は本発明の第２の実施の形態を示す回路図である。図１１において図１と同一の構成要素には同一符号を付して説明を省略する。第１の実施の形態はトライステート型のＤ型フリップフロップの例を示したが、本実施の形態は伝送ゲート型のＤ型フリップフロップの例である。

本実施の形態におけるＤ型フリップフロップ４１は、インバータＩＮＧ１，ＩＮＧ３にそれぞれ代えて伝送ゲートＧ１，Ｇ３を採用し、インバータＩＮＧ２に代えてインバータＩＮＶ５及び伝送ゲートＧ２を採用し、ナンドＮＡＮＤ１に代えてノアＮＯＲ１を採用した点が図１のＤ型フリップフロップ１と異なる。

図１１において、Ｄ型フリップフロップ４１に供給された入力Ｄは、マスターラッチ４２内の伝送ゲートＧ１に与えられる。伝送ゲートＧ１は、制御端に供給されるクロックｃｐ及びその反転クロック／ｃｐによって制御されて、入力Ｄをマスターラッチ４２に取り込んでノアＮＯＲ１の一方入力端に与える。例えば、伝送ゲートＧ１は、クロックｃｐのＬレベルで入力された信号を出力する。ノアＮＯＲ１の他方入力端には、制御信号ＢＰが供給される。

ノアＮＯＲ１の出力はインバータＩＮＶ５に供給される。インバータＩＮＶ５はノアＮＯＲ１の出力を反転させて伝送ゲートＧ２に出力する。伝送ゲートＧ２は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、入力された信号をノアＮＯＲ１の一方入力端に出力する。即ち、ノアＮＯＲ１、インバータＩＮＶ５及び伝送ゲートＧ２によって保持回路が構成され、この保持回路は、クロックｃｐのＨレベル期間に、入力Ｄの反転信号を出力すると共に保持する。

ノアＮＯＲ１の出力は、伝送素子としての伝送ゲートＧ３に供給される。伝送ゲートＧ３は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、ノアＮＯＲ１の出力をスレーブラッチ４３に取り込む。例えば、伝送ゲートＧ３は、クロックｃｐのＨレベルで入力された信号を出力する。

インバータＩＮＶ２は、入力信号を反転させてクロックドナンドＮＡＮＤ２の一方入力端に与える。クロックドナンドＮＡＮＤ２の他方入力端には反転制御信号／ＢＰが与えられる。クロックドナンドＮＡＮＤ２は、制御端に供給されるクロックｃｐ及び反転クロック／ｃｐによって制御されて、入力された信号をインバータＩＮＶ２に与える。即ち、インバータＩＮＶ２及びクロックドナンドＮＡＮＤ２は、保持回路として機能し、この保持回路は、クロックｃｐのＬレベル期間に、入力Ｄの正転信号をバッファ回路１３に出力すると共に保持する。バッファ回路１３は、インバータＩＮＶ２の出力を出力Ｑとして出力する。

他の構成は第１の実施の形態と同様である。

次に、このよう構成された実施の形態の作用について説明する。

制御信号ＢＰがＬレベルで反転制御信号／ＢＰがＨレベルの場合、即ち、分周モード（非バイパスモード）時には、ノアＮＯＲ１はインバータとして機能し、クロックドナンドＮＡＮＤ２はクロックドインバータとして機能する。従って、この場合には、ノアＮＯＲ１は図７のインバータＩＮＶ１と同様の作用を呈する。また、インバータＩＮＶ５と伝送ゲートＧ２は、図７のインバータＩＮＧ２と同様の作用を呈する。

従って、制御信号ＢＰがＬレベルの場合には、マスターラッチ４２の保持回路は入力Ｄの反転信号を出力すると共に保持し、スレーブラッチ４３の保持回路はマスターラッチ４２の出力を反転させて保持する。即ち、スレーブラッチ４３の保持回路は入力Ｄの正転信号をバッファ回路１３に出力すると共に保持する。この場合には、図１１のＤ型フリップフロップ４１は通常のＤ型フリップフロップの動作を行う。

バイパスモード時、即ち、制御信号ＢＰがＨレベルの場合には、ノアＮＯＲ１は、入力された信号に拘わらずＬレベルの出力を出力する。また、制御信号ＢＰがＨレベル（反転制御信号／ＢＰがＬレベル）の場合には、クロックドナンドＮＡＮＤ２は入力された信号に拘わらずＨレベルの出力を出力する。

ノアＮＯＲ１の出力はクロックｃｐがＨレベルになると伝送ゲートＧ３によって取り込まれて、ノードＰをＬレベルに遷移させる。ノードＰのレベルは、インバータＩＮＶ２及びバッファ回路１３を介して反転されて出力Ｑとして出力される。即ち、クロックｃｐがＨレベルになると、出力ＱもＨレベルとなる。

一方、クロックｃｐがＬレベルになると、クロックドナンドＮＡＮＤ２の出力によって、ノードＰはＨレベルに遷移する。このノードＰのレベルは、インバータＩＮＶ２及びバッファ回路１３を介して反転されて出力Ｑとして出力される。即ち、クロックｃｐがＬレベルになると、出力ＱもＬレベルとなる。

こうして、制御信号ＢＰがＨレベルの場合には、クロックｃｐが同一論理でそのまま出力Ｑとして出力されることになり、ＰＬＬ回路２からのクロックＣＫがバイパスされて出力されたことと等価となる。

また、ノードＰから出力Ｑの出力端までのクロックの伝送路は分周モード（非バイパスモード）時とバイパスモード時とで共通である。また、クロックｃｐがＬレベルからＨレベルに立ち上がる場合には、分周モード時においてノアＮＯＲ１の出力が伝送ゲートＧ３によって伝達されてノードＰを遷移させる場合の遅延時間と、バイパスモード時においてクロックｃｐのレベル変化が伝送ゲートＧ３を介してノードＰに現れる場合の遅延時間とは同一であり、各モードにおいてレイテンシ差は生じない。

また、クロックｃｐがＨレベルからＬレベルに立ち下がる場合には、分周モード時とバイパスモード時とにおけるレイテンシ差は、伝送ゲートＧ３による遅延時間とクロックドナンドＮＡＮＤ２による遅延時間との差であり、極めて小さい。

このように本実施の形態においても、図５と同一の真理値表が得られ、第１の実施の形態と同様の効果が得られる。
（第３実施の形態）
図１２は本発明の第３の実施の形態を示す回路図である。図１２において図１及び図１１と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態におけるＤ型フリップフロップ４５は、マスターラッチ１１１の構成は第１の実施の形態と同様である。Ｄ型フリップフロップ４５のスレーブラッチ１４３及びバッファ回路１１３は、クロックドナンドＮＡＮＤ２に代えてクロックドノアＮＯＲ２を採用し、インバータＩＮＶ４を省略した点が図１１のスレーブラッチ４３及びバッファ回路１３と異なる。

図１２において、Ｄ型フリップフロップ４５に供給された入力Ｄは、マスターラッチ１１１内のインバータＩＮＧ１に与えられる。インバータＩＮＧ１は、制御端に供給されるクロックｃｐ及びその反転クロック／ｃｐによって制御されて、入力Ｄをマスターラッチ１１１に取り込んでナンドＮＡＮＤ１の一方入力端に与える。ナンドＮＡＮＤ１の他方入力端には、反転制御信号／ＢＰが供給される。

ナンドＮＡＮＤ１の出力はインバータＩＮＧ２に供給される。インバータＩＮＧ２は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、ナンドＮＡＮＤ１の出力を反転させてナンドＮＡＮＤ１の一方入力端に出力する。即ち、ナンドＮＡＮＤ１及びインバータＩＮＧ２によって保持回路が構成され、この保持回路は、クロックｃｐのＨレベル期間に、入力Ｄの正転信号を出力すると共に保持する。

ナンドＮＡＮＤ１の出力は、伝送ゲートＧ３に供給される。伝送ゲートＧ３は、制御端に供給される反転クロック／ｃｐ及びクロックｃｐによって制御されて、ナンドＮＡＮＤ１の出力をスレーブラッチ１４３に取り込む。例えば、伝送ゲートＧ３は、クロックｃｐのＨレベルで入力された信号を出力する。

インバータＩＮＶ２は、入力信号を反転させてクロックドノアＮＯＲ２の一方入力端に与える。クロックドノアＮＯＲ２の他方入力端には制御信号ＢＰが与えられる。クロックドノアＮＯＲ２は、制御端に供給されるクロックｃｐ及び反転クロック／ｃｐによって制御されて、入力された信号をインバータＩＮＶ２に与える。即ち、インバータＩＮＶ２及びクロックドノアＮＯＲ２は、保持回路として機能し、この保持回路は、クロックｃｐのＬレベル期間に、入力Ｄの反転信号をバッファ回路１１３に出力すると共に保持する。バッファ回路１１３は、インバータＩＮＶ２の出力を反転させて出力Ｑとして出力する。

他の構成は第１又は第２の実施の形態と同様である。

次に、このよう構成された実施の形態の作用について説明する。

制御信号ＢＰがＬレベルで反転制御信号／ＢＰがＨレベルの場合、即ち、分周モード（非バイパスモード）時には、ナンドＮＡＮＤ１はインバータとして機能し、クロックドノアＮＯＲ２はクロックドインバータとして機能する。従って、この場合には、ナンドＮＡＮＤ１は図７のインバータＩＮＶ１と同様の作用を呈する。また、クロックドノアＮＯＲ２は図７のインバータＩＮＧ４と同様の作用を呈する。

従って、制御信号ＢＰがＬレベルの場合には、マスターラッチ１１１の保持回路は入力Ｄの正転信号を出力すると共に保持し、スレーブラッチ１４３の保持回路はマスターラッチ１１１の出力を反転させて保持する。即ち、スレーブラッチ１４３の保持回路は入力Ｄの反転信号をバッファ回路１１３に出力すると共に保持する。バッファ回路１１３はスレーブラッチ１４３の反転信号を反転させて出力する。即ち、この場合には、図１２のＤ型フリップフロップ４５は通常のＤ型フリップフロップの動作を行う。

バイパスモード時、即ち、制御信号ＢＰがＨレベル（反転制御信号／ＢＰがＬレベル）の場合には、ナンドＮＡＮＤ１は、入力された信号に拘わらずＨレベルの出力を出力する。また、制御信号ＢＰがＨレベル（反転制御信号／ＢＰがＬレベル）の場合には、クロックドノアＮＯＲ２は入力された信号に拘わらずＬレベルの出力を出力する。

ナンドＮＡＮＤ１の出力はクロックｃｐがＨレベルになると伝送ゲートＧ３によって取り込まれて、ノードＰをＨレベルに遷移させる。ノードＰのレベルは、インバータＩＮＶ２及びバッファ回路１１３を介して出力Ｑとして出力される。即ち、クロックｃｐがＨレベルになると、出力ＱもＨレベルとなる。

一方、クロックｃｐがＬレベルになると、クロックドノアＮＯＲ２の出力によって、ノードＰはＬレベルに遷移する。このノードＰのレベルは、インバータＩＮＶ２及びバッファ回路１１３を介して出力Ｑとして出力される。即ち、クロックｃｐがＬレベルになると、出力ＱもＬレベルとなる。

こうして、制御信号ＢＰがＨレベルの場合には、クロックｃｐが同一論理でそのまま出力Ｑとして出力されることになり、ＰＬＬ回路２からのクロックＣＫがバイパスされて出力されたことと等価となる。

また、ノードＰから出力Ｑの出力端までのクロックの伝送路は分周モード（非バイパスモード）時とバイパスモード時とで共通である。また、クロックｃｐがＬレベルからＨレベルに立ち上がる場合には、分周モード時においてナンドＮＡＮＤ１の出力が伝送ゲートＧ３によって伝達されてノードＰを遷移させる場合の遅延時間と、バイパスモード時においてクロックｃｐのレベル変化が伝送ゲートＧ３を介してノードＰに現れる場合の遅延時間とは同一であり、各モードにおいてレイテンシ差は生じない。

また、クロックｃｐがＨレベルからＬレベルに立ち下がる場合には、分周モード時とバイパスモード時とにおけるレイテンシ差は、伝送ゲートＧ３による遅延時間とクロックドノアＮＯＲ２による遅延時間との差であり、極めて小さい。

このように本実施の形態においても、図５と同一の真理値表が得られ、第１の実施の形態と同様の効果が得られる。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…Ｄ型フリップフロップ、１３…バッファ回路、１１１…マスターラッチ、１２１…スレーブラッチ、ＩＮＧ１〜ＩＮＧ３…クロックドインバータ、ＩＮＶ２〜ＩＮＶ４…インバータ、ＮＡＮＤ１，ＮＡＮＤ２…ナンド。

Claims (9)

1. 第１の保持回路を有するマスターラッチと第２の保持回路を有するスレーブラッチとによって構成されるＤ型フリップフロップにおいて、
   前記スレーブラッチに構成され、クロック信号に基づいて前記第１の保持回路の出力を取り込んで第１のノードに出力する伝送素子と、
   前記第１の保持回路中に構成され、制御信号によって制御されて、第１のモード時に前記第１の保持回路を構成する素子として機能すると共に、第２のモード時に出力が固定されて前記伝送素子を介して前記第１のノードに一方論理値の出力を与える第１の保持回路構成素子と、
   前記第１のノードに現れる信号を保持する前記第２の保持回路中に構成され、前記制御信号によって制御されて、前記第１のモード時に前記第２の保持回路を構成する素子として機能すると共に、前記第２のモード時に出力が固定されて前記クロック信号に基づいて他方論理値の出力を前記第１のノードに与える第２の保持回路構成素子と
   を具備するＤ型フリップフロップ。
2. 前記伝送素子は、クロックドインバータによって構成され、
   前記第１及び第２の保持回路構成素子は、前記制御信号によって出力が固定されて相互に同一論理値の出力を出力する
   請求項１に記載のＤ型フリップフロップ。
3. 前記伝送素子は、伝送ゲートによって構成され、
   前記第１及び第２の保持回路構成素子は、前記制御信号によって出力が固定されて相互に異なる論理値の出力を出力する
   請求項１に記載のＤ型フリップフロップ。
4. 前記第１の保持回路構成素子は、前記制御信号によって、インバータとして機能するか又は固定値を出力する論理回路として機能し、
   前記第２の保持回路構成素子は、前記制御信号によって、クロックドインバータとして機能するか又は固定値を出力するクロックド論理回路として機能する
   請求項１乃至３のいずれか１つに記載のＤ型フリップフロップ。
5. 前記第１の保持回路は、入力信号及び前記制御信号が入力されるナンドと前記ナンドの出力を反転させて前記ナンドに与える第１のインバータとによるループ回路によって構成され、
   前記第２の保持回路は、前記第１のノードに現れる信号を反転する第２のインバータと前記第２のインバータの出力及び前記制御信号が入力されて出力を前記クロック信号のタイミングで前記第１のノードに出力するクロックドナンドのループ回路とによって構成される
   請求項１に記載のＤ型フリップフロップ。
6. 前記第１の保持回路は、入力信号及び前記制御信号が入力されるノアと前記ノアの出力を反転させて前記ノアに与える第１のインバータとによるループ回路によって構成され、
   前記第２の保持回路は、前記第１のノードに現れる信号を反転する第２のインバータと前記第２のインバータの出力及び前記制御信号が入力されて出力を前記クロック信号のタイミングで前記第１のノードに出力するクロックドナンドのループ回路とによって構成される
   請求項１に記載のＤ型フリップフロップ。
7. 前記第１の保持回路は、入力信号及び前記制御信号が入力されるナンドと前記ナンドの出力を反転させて前記ナンドに与える第１のインバータとによるループ回路によって構成され、
   前記第２の保持回路は、前記第１のノードに現れる信号を反転する第２のインバータと前記第２のインバータの出力及び前記制御信号が入力されて出力を前記クロック信号のタイミングで前記第１のノードに出力するクロックドノアとのループ回路によって構成される
   請求項１に記載のＤ型フリップフロップ。
8. 前記第１のモード時には、前記伝送素子は、前記クロック信号の立ち上がり又は立ち下がりタイミングに同期して前記第１の保持回路の出力を取り込んで前記第１のノードに出力し、前記第２の保持回路構成素子は、前記クロック信号の立ち下がり又は立ち上がりタイミングに同期して前記他方論理値の出力を前記第１のノードに与える
   請求項１乃至７のいずれか１つに記載のＤ型フリップフロップ。
9. クロック信号を発生するＰＬＬ回路と、
   前記ＰＬＬ回路が発生した前記クロック信号を分周して出力する分周回路と、
   請求項１から８のいずれか１つに記載のＤ型フリップフロップと、
   を具備し、
   前記Ｄ型フリップフロップは前記分周回路の出力を出力可能な
   クロック生成回路。

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