CN114928350A

CN114928350A - 时钟生成器、数据运算单元及芯片

Info

Publication number: CN114928350A
Application number: CN202210565215.2A
Authority: CN
Inventors: 不公告发明人
Original assignee: Beijing Yuanqi Advanced Microelectronics Co ltd
Current assignee: Hangzhou Yuanhe Technology Co ltd
Priority date: 2022-05-23
Filing date: 2022-05-23
Publication date: 2022-08-19

Abstract

本发明提供了一种时钟生成器、数据运算单元及芯片，时钟生成器包括切沿信号生成模块以及切沿模块，切沿信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，切沿信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从切沿信号生成模块的输出端输出，切沿模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿模块的输出端输出。该时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。

Description

时钟生成器、数据运算单元及芯片

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种时钟生成器、数据运算单元及芯片。

背景技术

时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。时钟电路的应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。

而在一些锁存电路中，其锁存数据时需要时钟信号电平触发，若输入的时钟信号的电平长时间保持高电平，需要锁存的输入数据信号就必须在一个较长的保持时间内保持稳定不变，在这种情况下，若无法保证锁存的输入数据信号在该保持时间内保持稳定不变，则易使锁存电路无法正常锁存数据。

由于保持输入数据信号长时间稳定不变相对而言较为麻烦，因此提供一种能够将输入锁存电路的时钟信号转换为高电平持续时间更小的脉冲时钟信号的时钟生成器，以减少输入锁存电路的输入数据信号所需的保持时间，满足锁存电路正常存储数据的需求，就成了亟需解决的问题。

发明内容

本发明的目的在于提出一种时钟生成器、数据运算单元及芯片以至少部分解决上述问题。

根据本申请实施例的第一方面，提供了一种时钟生成器，该时钟生成器包括：切沿信号生成模块，所述切沿信号生成模块包括输入端以及输出端，所述切沿信号生成模块的输入端与时钟源连接，并接收所述时钟源发出的时钟源信号，所述切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出；

切沿模块，所述切沿模块包括第一输入端、第二输入端以及输出端，所述切沿模块的第一输入端与所述时钟源连接，所述切沿模块的第二输入端与所述切沿信号生成模块的输出端连接，所述切沿模块根据所述时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且所述切沿模块在所述时钟源信号的高电平持续时间内根据所述切沿信号对所述时钟源信号进行逻辑处理，以生成所述脉冲时钟信号的下降沿，所述脉冲时钟信号从所述切沿模块的输出端输出。

在一个可选的实施方式中，所述切沿信号生成模块包括级联的奇数级反相器，所述奇数级反相器用于对所述时钟源信号进行奇数次反相处理，以生成与所述时钟源信号反相的所述切沿信号，所述切沿信号生成模块的输入端为所述奇数级反相器的第一级反相器的输入端，所述切沿信号生成模块的输出端为所述奇数级反相器的最后一级反相器的输出端。

在一个可选的实施方式中，所述切沿信号生成模块包括级联的3个反相器，且每一个所述反相器包括一个PMOS管以及一个NMOS管。

在一个可选的实施方式中，所述切沿模块包括：与非门电路。

在一个可选的实施方式中，所述时钟生成器还包括：输出模块，所述输出模块用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。

在一个可选的实施方式中，所述时钟生成器还包括：所述输出模块包括级联的H级反相器，所述H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

在一个可选的实施方式中，所述切沿模块还用于将所述脉冲时钟信号反馈给所述切沿信号生成模块以使得所述切沿信号生成模块根据所述时钟源信号生成切沿信号。

在一个可选的实施方式中，所述时钟生成器还包括：反馈模块，所述反馈模块包括输入端以及输出端，所述反馈模块的输入端连接在所述切沿模块的输出端，所述反馈模块的输出端进一步耦合至切沿信号生成模块，所述切沿模块通过所述反馈模块将所述脉冲时钟信号反馈给所述切沿信号生成模块，以使所述切沿信号生成模块根据所述脉冲时钟信号对所述时钟源信号进行逻辑处理以生成所述切沿信号。

根据本申请实施例的第二方面，还提供了一种数据运算单元，其包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为前述第一方面中所提供的时钟生成器。

根据本申请实施例的第三方面，还提供了一种芯片，其包括至少一个前述第二方面中所提供的数据运算单元。

本申请实施例提供的时钟生成器，由于其切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出，切沿模块能够根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，并且脉冲时钟信号从切沿模块的输出端输出。因此本实施例中的时钟生成器生成的脉冲时钟信号迎来下降沿相比于时钟源信号迎来下降沿要更快，即本实施例中的脉冲时钟信号的高电平持续时间比时钟源信号的高电平持续时间更短，从而将该脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间，从而能够满足锁存电路正常存储数据的需求。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出了本实施例中的一个时钟生成器的结构示意图。

图2示出了本实施例中的另一个时钟生成器的结构示意图。

图3示出了本实施例中的一个反相器的时序示意图；

图4示出了本实施例中的一种可选的时钟生成器的具体电路结构示意图；

图5示出了本申请实施例中提供的数据运算单元的结构示意图；

图6示出了本申请实施例中提供的芯片的结构示意图。

附图标记说明：

1、切沿信号生成模块；2、切沿模块；3、反馈模块；4、输出模块；500、数据运算单元；501、控制电路；502、运算电路；503、时钟电路；600、芯片；601、控制单元；

CLK、时钟源信号；CKP、脉冲时钟信号；CKN、第一脉冲信号；FB、反馈模块的输入端；X、切沿信号生成模块的输出端；OUT、跳变单元的输出端；S1、第一反相器的输出端；S2、第二反相器的输出端；A、第六反相器的输出端；

Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四PMOS管；Q5、第五PMOS管；Q6、第六PMOS管；Q7、第七PMOS管；Q8、第八NMOS管；Q9、第九NMOS管；Q10、第十NMOS管；Q11、第十一NMOS管；Q12、第十二NMOS管；Q13、第十三NMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非对本申请实施例的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请实施例相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图对本实施例进行详细说明。

参见图1，示出了本申请实施例中的时钟生成器，其包括切沿信号生成模块1，所述切沿信号生成模块1包括输入端以及输出端，所述切沿信号生成模块1的输入端与时钟源连接，并接收所述时钟源发出的时钟源信号CLK，所述切沿信号生成模块1对所述时钟源信号CLK进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块1的输出端输出；

切沿模块2，所述切沿模块2包括第一输入端、第二输入端以及输出端，所述切沿模块2的第一输入端与所述时钟源连接，所述切沿模块2的第二输入端与所述切沿信号生成模块1的输出端连接，所述切沿模块2根据所述时钟源信号CLK的上升沿生成脉冲时钟信号CKP的上升沿，并且所述切沿模块2在所述时钟源信号CLK的高电平持续时间内根据所述切沿信号对所述时钟源信号CLK进行逻辑处理，以生成所述脉冲时钟信号CKP的下降沿，所述脉冲时钟信号CKP从所述切沿模块2的输出端输出。

可以理解的是，切沿信号生成模块1的输入端与时钟源连接，具体是指切沿信号生成模块1的输入端与时钟源的输出端连接，从而时钟源能将时钟源信号输出给切沿信号生成模块1。切沿模块2的第一输入端与所述时钟源连接也具体是指切沿模块2的第一输入端与时钟源的输出端连接，从而时钟源能将时钟源信号输出给切沿模块2。

本申请实施例中，时钟源信号(CLK)是时钟源发出的一种周期信号，一般为固定频率，其信号一般为高电平和/或低电平的组合。在数字逻辑电路中，高电平为1，低电平为0。此外，高电平向低电平的变化通常可称之为下降沿，低电平向高电平的变化通常可称之为上升沿。

可以理解的是，在不采取本实施例中提供的时钟生成器时，时钟源信号CLK将直接输入锁存电路中对锁存电路进行触发，而在采取本实施例中提供的时钟生成器时，则时钟源信号CLK先输入本实施例中的时钟生成器，本实施例中的时钟生成器生成脉冲时钟信号CKP后，将脉冲时钟信号CKP输入到锁存电路中对锁存电路进行触发。

例如，使用本实施例中的时钟生成器时，切沿模块2的输出端可以连接到一个锁存电路的时钟输入端，脉冲时钟信号CKP可以输入到锁存电路中。

具体地，本实施例的时钟生成器中，可将时钟源信号输入到切沿信号生成模块1，时钟源信号通过切沿信号生成模块进行转换并生成切沿信号，本实施例中不限制切沿信号生成模块1的内部结构和电路构造，只需能够完成对时钟源信号进行逻辑处理以生成切沿信号的功能即可。

需要指出的是，切沿信号也是数字信号，即也是由高电平和/或低电平的组合。

在其中一个实施例中，所述切沿信号生成模块1包括级联的奇数级反相器，所述奇数级反相器用于对所述时钟源信号进行奇数次反相处理，以生成与所述时钟源信号反相的所述切沿信号，所述切沿信号生成模块1的输入端为所述奇数级反相器的第一级反相器的输入端，所述切沿信号生成模块1的输出端为所述奇数级反相器的最后一级反相器的输出端。

本实施例中的反相器可以将输入该反相器的信号的逻辑电平进行一次取反，也即反相处理，也就是说将高电平1取反为低电平0或者将低电平0取反为高电平1。本实施例中的反相器可以为任意电路结构，只需其能够完成将信号的逻辑电平进行取反即可，作为一个示例，可以是一个TTL非门，也可以是其他电路结构(例如集成好的反相器模块)，本申请不进行限制。

另外，奇数级反相器可由奇数个相同结构的反相器，也可以是多种不同结构的反相器的组合，本实施例中亦不进行限制。

在一个可选的实施例中，该反相器由两个增强型MOS管组成，可通过两个MOS管的导通和关断完成对输入信号的反相处理。在晶体管中，MOS管一般包括PMOS管和NMOS管，两者的结构不同，因此两者导通和关断的条件也不同，简单来说，PMOS管低电平导通，而NMOS管高电平导通。

具体地，本实施例中的单个反相器可包括一个PMOS管以及一个NMOS管，例如，PMOS管的栅极与NMOS管的栅极连接，PMOS管的源极与电源连接，PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极接地，电信号可从PMOS管的栅极与NMOS的栅极中同时输入，使得其中一个导通，并在反相器输出端输出反相处理后的信号。

在这一电路结构中，由于PMOS管的导通条件是当栅源电压小于某一个定值时导通，而由于NMOS管的导通条件是当栅源电压大于一个定值时导通，则对应于高低逻辑电平来说，PMOS管为低电平导通，而NMOS管为高电平导通。因此，假设电信号为低电平，PMOS管导通、NMOS管关断，则电信号就可从PMOS的栅极输入，电源将PMOS的漏极的电平拉高以完成对低电平的反相处理，此时高电平可从PMOS管的漏极输出；假设电信号为高电平，NMOS管导通、PMOS管关断，则电信号就可从NMOS的栅极输入，由于NMOS的源极接地，则NMOS的漏极的电平被拉低以完成对高电平的反相处理，此时低电平可从NMOS管的漏极输出。电信号存在上升沿或者下降沿，同样可按照上述的导通和关断方式完成对应的反相处理，例如图3所示，输入反相器的电信号的一个周期为t2，且0～t1时间内高电平，t1～t2时间内为低电平，则反相信号中，0～t1时间内NMOS导通输出低电平，t1～t2时间内PMOS导通输出高电平。

优选地，本实施例中的所述切沿信号生成模块1包括级联的3个反相器，且每一个所述反相器包括一个PMOS管以及一个NMOS管。

具体地，参见图4，当N为3时，所述切沿信号生成模块1包括第一反相器、第二反相器以及第三反相器，其中，所述切沿信号生成模块1中至少包括第一PMOS管Q1、第三PMOS管Q3、第四PMOS管Q4、第八NMOS管Q8、第十一NMOS管Q11、第十二NMOS管Q12；所述第一PMOS管Q1与所述第八NMOS管Q8构成所述第一反相器，所述第三PMOS管Q3与所述第十一NMOS管Q11构成所述第二反相器，所述第四PMOS管Q4与所述第十二NMOS管Q12构成所述第三反相器；所述时钟源信号CLK从所述第一反相器的输入端输入，并经过所述第一反相器、所述第二反相器以及所述第三反相器逐级反相处理后，生成切沿信号并从所述第三反相器的输出端输出。

本实施例中，切沿信号可以输入切沿模块2并被切沿模块2进行利用，除此之外，时钟源将与输入切沿信号生成模块1的时钟源信号相同的时钟源信号从切沿模块2的第一输出端输入切沿模块2，切沿模块2根据切沿信号对时钟源信号CLK再次进行逻辑处理后，生成需要的脉冲时钟信号CKP。

具体地，切沿模块2可以根据时钟源信号CLK的上升沿生成脉冲时钟信号CKP的上升沿，并且切沿模块2在时钟源信号CLK的高电平持续时间内根据切沿信号对时钟源信号CLK进行逻辑处理，从而生成脉冲时钟信号CKP的下降沿。

本实施例中不限制切沿模块2的内部结构和电路构造，只需能够完成将时钟源信号CLK进行逻辑处理的功能即可。

在其中一个实施例中，所述切沿模块2包括：与非门电路。切沿模块2可以通过与非门电路对脉冲时钟信号进行逻辑处理。

具体地，切沿模块2可以是先由与非门电路进行逻辑运算，切沿模块2的其他电路结构对与非门电路逻辑处理后的信号再进一步进行逻辑处理以生成脉冲时钟信号的上升沿，并通过与非门电路将脉冲时钟信号以及切沿信号进行逻辑运算，生成脉冲时钟信号的下降沿，其中，在一个可选的电路结构中，参照图4，脉冲时钟信号CKP从切沿模块2的输出端输出，切沿模块2包括跳变单元以及第四反相器，跳变单元包括第六PMOS管Q6、第七PMOS晶体管Q7、第十三NMOS管Q13以及第十四NMOS管Q14，其中，第六PMOS管Q6的栅极与第十三NMOS管Q13的栅极连接并形成所述跳变单元的第一输入端，所述时钟源的输出端与所述跳变单元的第一输入端连接，所述第六PMOS管Q6的源极与电源连接，所述第六PMOS管Q6的漏极与第十三NMOS管Q13的漏极连接，所述第十三NMOS管Q13的源极与第十四NMOS管Q14的漏极连接，所述第十四NMOS管Q14的源极接地，所述第十四NMOS管Q14的栅极与所述第七PMOS管Q7的栅极连接并形成所述跳变单元的第二输入端，所述跳变单元的第二输入端与切沿信号生成模块1的输出端X连接，所述第七PMOS管Q7的源极与电源连接；所述第七PMOS管Q7的漏极、所述第六PMOS管Q6的漏极以及第十三NMOS管Q13的漏极相连接后形成所述跳变单元的输出端OUT。所述跳变单元用于根据所述切沿信号以及所述时钟源信号CLK生成所述脉冲时钟信号CKP的反相信号。

第四反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS管Q15的栅极与所述第十六NMOS管Q16的栅极连接并形成所述第四反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS管Q15的漏极与所述第十六NMOS管Q16的漏极连接并形成所述第四反相器的输出端，所述第十六NMOS管Q16的源极接地；所述第四反相器的输入端与所述跳变单元的输出端OUT连接；

其中，所述跳变单元的第一输入端作为所述切沿模块2的第一输入端，所述跳变单元的第二输入端作为所述切沿模块2的第二输入端，所述第四反相器的输出端作为所述切沿模块2的输出端。

由此，第四反相器用于将跳变单元生成的所述脉冲时钟信号的反相信号进行反相处理，最终生成脉冲时钟信号CKP，且脉冲时钟信号CKP从第四反相器的输出端输出。

具体地，在上述具体电路结构中，切沿模块2中的跳变单元即是所述的与非门电路，其由第六PMOS管Q6、第十三NMOS晶体管Q13、第七PMOS管Q7以及第十四NMOS管Q14形成，其中第六PMOS管Q6与第十三NMOS晶体管Q13可以对输入到该反相器中的时钟源信号CLK的高电平进行反相，切沿信号从切沿信号生成模块1的输出端X输入到跳变单元的第二输入端，即同时输入第十四NMOS管Q14以及第七PMOS管Q7，并使得切沿模块2中两个MOS管导通或关断。

为了使得切沿信号生成模块1能够依据脉冲时钟信号CKP时序正确生成切沿信号，在其中一个实施例中，可选地，所述切沿模块2还用于将所述脉冲时钟信号CKP反馈给所述切沿信号生成模块1以使得所述切沿信号生成模块1根据所述时钟源信号CLK生成切沿信号。

这样使得切沿模块2生成的上一时刻的脉冲时钟信号CKP能够对下一时刻的切沿信号产生影响，使得切沿信号生成模块生成切沿信号时候能够根据脉冲时钟信号进行调整。

在本实施例中，不限制切沿模块2将信号反馈给切沿信号生成模块1的具体方式，例如，可以将切沿模块2生成的脉冲时钟信号CKP引出一路输入到切沿信号生成模块1的输入端，或是脉冲时钟信号CKP引出一路输入到切沿信号生成模块1的某个具体电路元件或电路结构的输入端，以控制该电路元件或电路结构的行为(例如使电路导通或关断)，以实现信号反馈的功能，并对正确地生成切沿信号产生至关重要的影响。

可选地，参照图2，所述时钟生成器还包括：反馈模块3，所述反馈模块3包括输入端以及输出端，所述反馈模块3的输入端连接在所述切沿模块2的输出端，所述反馈模块3的输出端进一步耦合至切沿信号生成模块1，所述切沿模块2通过所述反馈模块3将所述脉冲时钟信号CKP反馈给所述切沿信号生成模块1，以使所述切沿信号生成模块1根据所述脉冲时钟信号CKP对所述时钟源信号CLK进行逻辑处理以生成所述切沿信号。

具体地，参照一个具体的电路结构，所述反馈模块3包括：第九NMOS管Q9、第五PMOS管Q5、第十NMOS管Q10以及第二PMOS管Q2，其中，所述第九NMOS管Q9的栅极与切沿模块2的输出端连接，所述第九NMOS管Q9的栅极与第五PMOS管Q5的栅极以及所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的栅极与所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的源极与电源连接，所述第十NMOS管Q10的源极接地，所述第五PMOS管Q5的漏极与所述第十NMOS管Q10的漏极连接，所述第五PMOS管Q5的漏极以及所述第十NMOS管Q10的漏极与所述第二PMOS管的栅极连接，所述第二PMOS管的源极与电源电连接；所述第二PMOS管的漏极与第三PMOS管Q3的源极连接；所述第九NMOS管Q9的漏极与第八NMOS管Q8的源极连接，所述第九NMOS管Q9的源极接地。

在一优选的实施例中，参照图4，所述切沿模块2还可包括第六反相器，所述第六反相器包括第十九PMOS管以及第二十NMOS管，所述第十九PMOS管Q15的栅极与所述第二十NMOS管Q16的栅极连接并形成所述第六反相器的输入端，所述第十九PMOS管Q15的源极与电源连接，所述第十九PMOS管Q15的漏极与所述第二十NMOS管Q16的漏极连接并形成所述第六反相器的输出端，所述第二十NMOS管Q16的源极接地，所述第六反相器的输出端A与信号延迟模块12的输入端连接，所述第六反相器的输入端与所述跳变单元的输出端OUT连接。

第六反相器的输出端可作为切沿模块2的另一个输出端。应当指出的是，第六反相器与上述第四反相器虽然不是同一个反相器，但由于跳变单元的输出端输出的是脉冲时钟信号的反相信号，因此第六反相器的输出端输出的实际也是与第四反相器输出的相同的脉冲时钟信号CKP。并且，由于第四反相器的输出端输出的脉冲时钟信号CKP可能会直接输入到其他的外部电路中，因此直接从第四反相器的输出端输出CKP进入反馈模块3有一定可能会使反馈模块3所反馈的脉冲时钟信号被外部电路所干扰，而切沿模块2的第六反相器使得反馈模块3反馈的信号能够避免被外部电路干扰，且也能起到将脉冲时钟信号CKP反馈给切沿信号生成模块1的作用。

在其中一个实施例中，参照图2，本实施例中的时钟生成器还包括输出模块4，所述输出模块4用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。

通过输出模块4根据脉冲时钟信号CKP输出至少一路脉冲信号，之后输入到不同的电路中，便于更好地对得到的脉冲时钟信号CKP进行利用。

本实施例中不限制输出模块4的具体结构，其可以是对脉冲时钟信号进行再次处理以获得需要的脉冲信号的电路模块，也可以是直接将脉冲时钟信号作为脉冲信号输出到需要该脉冲时钟信号的电路中的电路模块。

在其中一个优选的实施例中，输出模块4包括级联的H级反相器，所述H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

本实施例中，H可以小于或等于L，当H等于L时，则H级反相器生成的H路脉冲信号即为上述L路脉冲信号；当H小于L，则表明输出模块4中还可有电路结构能够生成其他路脉冲信号，或者单级反相器可以生成不只一路脉冲信号。对此，本实施例中不进行具体限制。

若H等于1，则输出模块4仅存在一级反相器，其输出的脉冲信号为一路，且为与脉冲时钟信号反相的脉冲信号；若H大于1，则输出模块4至少存在两级反相器，其输出的脉冲信号至少为两路，其中，其奇数级反相器输出的脉冲信号为与脉冲时钟信号反相的脉冲信号，而其偶数级反相器输出的脉冲信号为与脉冲时钟信号相同的脉冲信号。这使得输出模块4能够输出不同相的脉冲信号，能够进一步满足实际中的不同的使用需求。

本实施例中的输出模块4的反相器本实施例中也不进行具体限制，可以为任意电路结构，只需其能够完成将信号的逻辑电平进行反相处理即可。

在其中一个电路结构中，反相器与上述信号翻转模块11中的反相器的结构相同。具体地，参照图4，其中，H等于1，输出模块4包括第五反相器，所述第五反相器包括第十七PMOS管Q17以及第十八NMOS管Q18，所述第十七PMOS管Q17的栅极与所述第十八NMOS管Q18的栅极连接并形成所述第五反相器的输入端，所述第十七PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与所述第十八NMOS管Q18的漏极电连接并形成第五反相器的输出端，所述第十八NMOS管Q18的源极接地；所述第五反相器的输入端与所述切沿模块2的输出端连接。

其中，切沿模块2输出的脉冲时钟信号CKP从第五反相器的输入端输入，第一脉冲信号CKN是与脉冲时钟信号CKP反相的信号，第一脉冲信号CKN从第五反相器的输出端输出。

在这一具体电路结构中，脉冲时钟信号CKP从切沿模块2的输出端输出，根据脉冲时钟信号CKP输出与其反相的脉冲信号，因此能够充分满足不同实际中的不同的使用需求。显然，若实际使用中需要更多路的上述第一脉冲信号CKN，只需在第五反相器的输出端位置进行引线即可，而若需要更多路的上述脉冲时钟信号CKP，也只需在第四反相器的输出端位置进行引线即可，无需另外使用另外的电子元件组成更多级反相器，满足需求并且节省成本。

可以理解的是，进一步地，前述可选实施例中的第六反相器，也可以防止脉冲时钟信号CKP直接从第四反相器的输出端传输到反馈模块3中而对输出模块的第五反相器输出的第一脉冲信号CKN产生干扰。

下面对本申请实施例中的时钟生成器的一个具体的完整电路结构进行具体说明，应当理解，其并不作为对本申请实施例中的限制，具体地，该时钟生成器包括：切沿信号生成模块1、切沿模块2、反馈模块3以及输出模块4；

切沿信号生成模块1包括第一反相器、第二反相器以及第三反相器，所述第一反相器包括第一PMOS管Q1以及第八NMOS管Q8，所述第二反相器包括第三PMOS管Q3以及第十一NMOS管Q11，所述第三反相器包括第四PMOS管Q4以及第十二NMOS管Q12；所述第一PMOS管Q1的栅极与所述第八NMOS管Q8的栅极连接并形成所述第一反相器的输入端，所述第一PMOS管Q1的漏极与第八NMOS管Q8的漏极连接并形成所述第一反相器的输出端S1，所述第一PMOS管Q1的源极与电源连接；所述第三PMOS管的栅极与第十一NMOS管的栅极连接并形成所述第二反相器的输入端，所述第三PMOS管的漏极与第十一NMOS管的漏极连接并形成所述第二反相器的输出端S2，所述第十一NMOS管的源极接地；所述第四PMOS管Q4的栅极与所述第十二NMOS管Q12的栅极连接并形成所述第三反相器的输入端，所述第四PMOS管Q4的源极与电源连接，所述第四PMOS管Q4的漏极与第十二NMOS管Q12的漏极连接并形成所述第三反相器的输出端，所述第十二NMOS管Q12的源极接地；所述第一反相器的输入端作为所述切沿信号生成模块1的输入端，所述第三反相器的输出端作为所述切沿信号生成模块的输出端X，所述切沿信号生成模块1的输入端与时钟源的输出端连接；

所述切沿模块2包括跳变单元以及第四反相器，所述跳变单元包括与非门电路，所述跳变单元包括第六PMOS管Q6、第七PMOS晶体管Q7、第十三NMOS管Q13以及第十四NMOS管Q14，其中，第六PMOS管Q6的栅极与第十三NMOS管Q13的栅极连接并形成所述跳变单元的第一输入端，所述时钟源的输出端与所述跳变单元的第一输入端连接，所述第六PMOS管Q6的源极与电源连接，所述第六PMOS管Q6的漏极与第十三NMOS管Q13的漏极连接，所述第十三NMOS管Q13的源极与第十四NMOS管Q14的漏极连接，所述第十四NMOS管Q14的源极接地，所述第十四NMOS管Q14的栅极与所述第七PMOS管Q7的栅极连接并形成所述跳变单元的第二输入端，所述跳变单元的第二输入端与切沿信号生成模块1的输出端X连接，所述第七PMOS管Q7的源极与电源连接；所述第七PMOS管Q7的漏极、所述第六PMOS管Q6的漏极以及第十三NMOS管Q13的漏极相连接后形成所述跳变单元的输出端OUT；所述第四反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS管Q15的栅极与所述第十六NMOS管Q16的栅极连接并形成所述第四反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS管Q15的漏极与所述第十六NMOS管Q16的漏极连接并形成所述第四反相器的输出端，所述第十六NMOS管Q16的源极接地；所述第四反相器的输入端与所述跳变单元的输出端OUT连接；

其中，所述跳变单元的第一输入端作为所述切沿模块的第一输入端，所述跳变单元的第二输入端作为所述切沿模块的第二输入端，所述第四反相器的输出端作为所述切沿模块2的输出端；

所述切沿模块2还包括第六反相器，所述第六反相器包括第十九PMOS管以及第二十NMOS管，所述第十九PMOS管Q15的栅极与所述第二十NMOS管Q16的栅极连接并形成所述第六反相器的输入端，所述第十九PMOS管Q15的源极与电源连接，所述第十九PMOS管Q15的漏极与所述第二十NMOS管Q16的漏极连接并形成所述第六反相器的输出端A，所述第二十NMOS管Q16的源极接地，所述第六反相器的输出端A与反馈模块的输入端FB连接，所述第六反相器的输入端与所述跳变单元的输出端OUT连接；所述第六反相器的输出端A作为所述切沿模块2的另一个输出端；

所述反馈模块3包括第九NMOS管Q9、第五PMOS管Q5、第十NMOS管Q10以及第二PMOS管Q2，其中，所述第九NMOS管Q9的栅极作为所述反馈模块的输入端FB与所述第六反相器的输出端A连接，所述第九NMOS管Q9的栅极进一步与第五PMOS管Q5的栅极以及所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的栅极与所述第十NMOS管Q10的栅极连接，所述第五PMOS管Q5的源极与电源连接，所述第十NMOS管Q10的源极接地，所述第五PMOS管Q5的漏极与所述第十NMOS管Q10的漏极连接，所述第五PMOS管Q5的漏极以及所述第十NMOS管Q10的漏极与所述第二PMOS管Q2的栅极连接，所述第二PMOS管Q2的源极与电源电连接；所述第二PMOS管Q2的漏极与第三PMOS管Q3的源极连接；所述第九NMOS管Q9的漏极与第八NMOS管Q8的源极连接，所述第九NMOS管Q9的源极接地；

所述输出模块4包括第五反相器，所述第五反相器包括第十七PMOS管Q17以及第十八NMOS管Q18；所述第十七PMOS管Q17的栅极与所述第十八NMOS管Q18的栅极连接并形成所述第五反相器的输入端，所述第十七PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与所述第十八NMOS管Q18的漏极连接并形成第五反相器的输出端，所述第十八NMOS管Q18的源极接地；所述第五反相器的输入端与所述第四反相器的输出端连接。

下面以上述介绍的图4中的时钟生成器的整个具体电路结构，对本实施例中时钟生成器的具体工作过程和原理进行整体的详细说明，应当理解，其并不作为对本申请实施例中的限制。

为了便于观看，下面对各PMOS管、各NMOS管、各输入端、各输出端仅用其标号代替，例如，用“Q1”代表“第一PMOS管Q1”，用“Q8”代表“第八NMOS管Q8”，其余以此类推，并且形如“XXX＝0、XXX＝1”代表电路中的某个点或者某个信号的电平为低电平、高电平，其余以此类推。

在该电路中，时钟源向切沿信号生成模块1发送时钟源信号CLK，时钟源信号CLK是周期信号，在一个时钟周期将结束，下一个时钟周期触发前，时钟源信号CLK为低电平，即CLK＝0。此时，时钟源信号CLK分成两路分别从切沿信号生成模块1的输入端以及切沿模块2的第一输入端输入到切沿信号生成模块1以及切沿模块2中。其中，第一路的时钟源信号CLK的低电平传输到第一反相器中Q1以及Q8的栅极使得Q1导通，第一反相器的输出端S1电平被拉高，S1＝1，进而Q11导通，第二反相器的输出端S2输出低电平，S2＝0，随后Q4导通，第三反相器将低电平反相为高电平，使得X＝1，由此使得切沿模块2中的Q14导通，Q7关断；又有第二路的时钟源信号CLK的低电平输入到切沿模块2的输入端，使得Q6导通，Q13关断，从而使得OUT的电平被电源拉高，OUT＝1，进而使得第六反相器中的Q20导通，使得第六反相器的输出端A＝0(由前述内容可知，A点输出的信号与CKP相同)，反馈模块3中的Q9关断，Q10关断、Q5导通、Q2关断，电路达到稳定状态，此时OUT端的输出一直为高电平1，从而第四反相器的输出端输出的CKP一直为低电平0，第五反相器的输出端输出的CKN一直为高电平1，直到下面时钟源CLK上升沿到来。

当时钟源信号CLK上升沿来临时，使得切沿模块2中的Q13导通，Q6关断，使得OUT被拉低，OUT迎来下降沿，第四反相器中的Q15导通，Q16关断，因此CKP迎来上升沿。由此，切沿模块2根据时钟源信号CLK进行逻辑处理生成了脉冲时钟信号CKP的上升沿。

在时钟源信号CLK的高电平持续时间内，由于第六反相器的Q19导通，则A点出现上升沿，随后CKP的信号从第六反相器的输出端A输入到反馈模块3的输入端FB，即Q9的栅极，之后使得Q9导通，Q10导通，Q5关断，Q2导通，从而使得切沿信号生成模块1中的第一反相器、第二反相器、第三反相器可正常工作，进而输入到切沿信号生成模块1的输入端的CLK上升沿使得Q8导通，Q1关断，第一反相器的输出端S1电平被拉低，S1＝0，进而Q3导通，Q11关断，第二反相器的输出端S2电平被拉高，S2＝1，进而Q12导通，Q4关断，故切沿信号生成模块1的输出端X为低电平，即X＝0。X＝0输入到切沿模块2的第二输入端，从而使得切沿模块2中的跳变单元中的Q14关断，Q7导通，由于CLK＝1输入到切沿模块2的第一输入端，使得Q6关断，Q13导通，从而使得跳变单元的输出端OUT的电平被Q7的漏极所连接的电源拉高，即OUT上升沿，则使CKP迎来下降沿，CKN迎来上升沿，因此脉冲时钟信号CKP迎来下降沿。由此，切沿模块2在时钟源信号CLK的高电平持续时间内根据切沿信号对时钟源信号CLK进行逻辑处理，以生成脉冲时钟信号CKP的下降沿。

在脉冲时钟信号CKP迎来下降沿后，时钟源信号CLK仍处于高电平持续时间内。在OUT＝1时，第六反相器中Q19关断，Q20导通，第六反相器输出端A为低电平，即A＝0，进而FB＝0，反馈模块3中Q9关断、Q5导通、Q10关断，Q2关断，因而此时CLK＝1从切沿信号生成模块1的输入端输入时，Q1关断、Q8导通，但由于Q9关断，因此S1浮空，依靠节点电容动态存储之前的低电平状态，则S1＝0，进一步，第二反相器中Q3导通，Q11关断，但由于Q2关断，因此S2浮空，依靠节点电容动态存储之前的高电平状态，则S2＝1，进一步，第三反相器中Q12导通，Q4关断，因此X＝0。由此之后将同前述过程：X＝0输入到切沿模块2的第二输入端，从而使得切沿模块2中的跳变单元中的Q14关断，Q7导通，由于CLK＝1输入到切沿模块2的第一输入端，使得Q6关断，Q13导通，从而使得跳变单元的输出端OUT的电平被Q7的漏极所连接的电源拉高，即OUT＝1，则CKP＝0，CKN＝1。因而在该CLK的剩余的高电平持续时间内，CKP的低电平状态被稳定维持，直到CLK下降沿到来。

当时钟源信号CLK的下降沿到来，输入切沿信号生成模块1，使得第一反相器中Q1导通，Q8关断，S1迎来上升沿，使得第二反相器中Q3关断，Q11导通，S2迎来下降沿，使得第三反相器中Q4导通，Q12关断，切沿信号生成模块1的输出端X迎来上升沿，上升沿的切沿信号输入切沿模块2的第二输入端，使得切沿模块中Q14导通，Q7关断；CLK下降沿输入切沿模块的第一输入端，使Q6导通，Q13关断，因而OUT＝1，则CKP＝0，CKN＝1。因此CLK下降沿时，脉冲时钟信号CKP仍维持低电平状态，而之后的CLK低电平持续时间内将重复前述“在一个时钟周期结束，下一个时钟周期触发前，时钟源信号为低电平，即CLK＝0”时的状态，因此CKP将一直为低电平0，直到下一个CLK的上升沿到来。

综合上述可知，该时钟生成器的切沿信号生成模块1能够根据时钟源信号CLK生成切沿信号，并将切沿信号从切沿信号生成模块1的输出端输出，切沿模块2能够根据时钟源信号CLK的上升沿生成脉冲时钟信号CKP的上升沿，并且切沿模块2在时钟源信号CLK的高电平持续时间内根据切沿信号对时钟源信号CLK进行逻辑处理，以生成脉冲时钟信号CKP的下降沿，并且脉冲时钟信号CKP从切沿模块2的输出端输出。

在此具体电路结构中，脉冲时钟信号CKP相当于在其迎来上升沿后，反馈的脉冲时钟信号CKP几乎可以在下一时刻就到达切沿信号生成模块1，从而相当于脉冲时钟信号CKP在迎来上升沿后的下一时刻就可以迎来下降沿，脉冲时钟信号CKP的高电平状态实际只持续一瞬间，因此本实施例中的时钟生成器生成的脉冲时钟信号迎来下降沿相比于时钟源信号迎来下降沿要快得多，即本实施例中的脉冲时钟信号的高电平持续时间比时钟源信号的高电平持续时间要短得多，若将该脉冲时钟信号CKP输入到需要时钟信号电平触发的锁存电路中后，能够最大程度地减少输入锁存电路的输入数据信号所需的保持时间，从而能够满足锁存电路正常存储数据的需求。

由此可见，本申请实施例提供的时钟生成器，由于其切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出，切沿模块能够根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，并且脉冲时钟信号从切沿模块的输出端输出。因此本实施例中的时钟生成器生成的脉冲时钟信号迎来下降沿相比于时钟源信号迎来下降沿要更快，即本实施例中的脉冲时钟信号的高电平持续时间比时钟源信号的高电平持续时间更短，从而将该脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间，从而能够满足锁存电路正常存储数据的需求。

本申请实施例中提供的时钟生成器，可作为一种定制化的标准单元，例如可作为时钟信号生成器，为需要脉冲信号的场景提供时钟脉冲信号，如：可以作为脉冲锁存器的时钟生成器、移位寄存器的错位时钟生成器、多向不交叠时钟生成器等。再例如：可以作为CPU/CPU中的时钟生成单元，用于超大规模计算场景下的时钟脉冲信号的生成；也可以作为AI(Artificial Intelligence，人工智能)芯片中的时钟生成单元，用于高密度计算场景下的时钟脉冲信号的生成；还可以作为SOC(System on Chip，系统级芯片)/FPGA(FieldProgrammable Gate Array，现场可编程门阵列)等系统级的时钟生成单元，用于低功耗计算等场景下的时钟脉冲信号的生成。

本申请实施例的第二方面还提供一种数据运算单元，图5为本申请实施例中数据运算单元的结构示意图。如图5所示，数据运算单元500包括控制电路501、运算电路502以及多个时钟电路503。控制电路501对时钟电路503进行控制，以使得时钟电路503生成时钟脉冲信号，运算电路502根据时钟脉冲信号对数据进行运算处理。其中，时钟电路503为上述任一实施例中的时钟生成器。

本申请实施例的第三方面还提供一种芯片，图6为本申请实施例中芯片的结构示意图。如图6所示，芯片600包括控制单元601，以及一个或多个数据运算单元500。控制单元601向数据运算单元500输入数据并将数据运算单元500输出的数据进行处理。

在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。

当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离本申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims

1.一种时钟生成器，其特征在于，包括：

切沿信号生成模块，所述切沿信号生成模块包括输入端以及输出端，所述切沿信号生成模块的输入端与时钟源连接，并接收所述时钟源发出的时钟源信号，所述切沿信号生成模块对所述时钟源信号进行逻辑处理以生成切沿信号，并将所述切沿信号从所述切沿信号生成模块的输出端输出；

2.根据权利要求1所述的时钟生成器，其特征在于，所述切沿信号生成模块包括级联的奇数级反相器，所述奇数级反相器用于对所述时钟源信号进行奇数次反相处理，以生成与所述时钟源信号反相的所述切沿信号，所述切沿信号生成模块的输入端为所述奇数级反相器的第一级反相器的输入端，所述切沿信号生成模块的输出端为所述奇数级反相器的最后一级反相器的输出端。

3.根据权利要求2所述的时钟生成器，其特征在于，所述切沿信号生成模块包括级联的3个反相器，且每一个所述反相器包括一个PMOS管以及一个NMOS管。

4.根据权利要求1所述的时钟生成器，其特征在于，所述切沿模块包括：与非门电路。

5.根据权利要求1所述的时钟生成器，其特征在于，所述时钟生成器还包括：输出模块，所述输出模块用于根据所述脉冲时钟信号生成L路脉冲信号，其中，L为大于等于1的整数。

6.根据权利要求5所述的时钟生成器，其特征在于，所述时钟生成器还包括：所述输出模块包括级联的H级反相器，所述H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，H为大于等于1的整数。

7.根据权利要求1-6中任一项所述的时钟生成器，其特征在于，所述切沿模块还用于将所述脉冲时钟信号反馈给所述切沿信号生成模块以使得所述切沿信号生成模块根据所述时钟源信号生成切沿信号。

8.根据权利要求7所述的时钟生成器，其特征在于，所述时钟生成器还包括：反馈模块，所述反馈模块包括输入端以及输出端，所述反馈模块的输入端连接在所述切沿模块的输出端，所述反馈模块的输出端进一步耦合至切沿信号生成模块，所述切沿模块通过所述反馈模块将所述脉冲时钟信号反馈给所述切沿信号生成模块，以使所述切沿信号生成模块根据所述脉冲时钟信号对所述时钟源信号进行逻辑处理以生成所述切沿信号。

9.一种数据运算单元，包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为权利要求1-8中任一项所述的时钟生成器。

10.一种芯片，其特征在于，包括至少一个如权利要求9所述的数据运算单元。