KR20210128322A - 래치회로, 이를 포함하는 플립플롭 회로 - Google Patents

Abstract

래치 회로 및 플립플롭 회로가 제공된다. 상기 래치 회로는 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터, 제1 N타입 트랜지스터 및 제2 N타입 트랜지스터, 상기 제1 P타입 트랜지스터의 드레인 단자와 상기 제1 N타입 트랜지스터의 드레인단자가 연결된 제1노드 및 상기 제1노드 및 클락 신호를 입력받아 NAND 연산을 하고 제2노드로 출력하는 NAND 회로를 포함하고, 상기 NAND 회로는 상기 전원공급 단자와 상기 제2노드 사이에 병렬로 연결된 제2 P타입 트랜지스터 및 제3 P타입 트랜지스터, 상기 제2노드와 상기 전원접지단자 사이에 직렬로 연결된 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터를 포함하고, 상기 제2 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고, 상기 제1 N타입 트랜지스터, 상기 제3 P타입 트랜지스터 및 상기 제3N타입 트랜지스터의 게이트는 상기 클락신호가 입력되고, 상기 제1 P타입 트랜지스터의 게이트는 상기 제2노드에 연결될 수 있다.

Description

래치회로, 이를 포함하는 플립플롭 회로{LATCH CIRCUIT, FLIP-FLOP CIRCUITRY INCLUDING THE SAME}

본 발명은 래치회로, 이를 포함하는 플립플롭 회로에 관한 것이다.

플립플롭들은 디지털 전자 회로에 사용되는 범용 데이터 저장 소자이다. 플립플롭들은 디지털 회로의 설계에 있어서 중요한 요소이다. 왜냐하면, 플립플롭들은 시퀀셜하고 안정적인 로직 설계를 가능하게 만드는 클록 동작저장 소자들(clocked storage elements)이기 때문이다. 플립플롭들은 로직 스테이트나 파라미터들 또는 디지털 제어 신호들을 저장하는 용도로 사용된다.

예를 들어, 마이크로 프로세서들은 전형적으로 수많은 플립플롭들을 포함하는 데, 고성능의 마이크로 프로세서 동작에 부합하기 위하여 플립플롭들은 플립플롭 셋업 및 홀드 시간, 클록-투-출력(clock-to-output) 시간을 줄여 최대 로직 클록킹 속도(maximum logic clocking speed)를 제공하도록 요구된다. 여기에다가. 플립플롭들은 동작하지 않을 때에 불필요하게 소모되는 전력, 예를 들어 클락 버퍼에서 소모되는 전력을 줄이는 것 또한 요구된다.

본 발명이 해결하고자 하는 기술적 과제는, 클락 버퍼 없이도 반전 클락 신호를 내부적으로 생성하여 동작하는 래치 및 플립플롭 회로 그리고 그 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 기술적 과제는, 플립플롭이 동작하지 않을 때에 클락 버퍼로 소모되는 전력을 줄여 보다 나은 전력효율을 갖는 래치 및 플립플롭 회로 그리고 그 반도체 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상술한 과제를 해결하기 위하여, 몇몇 실시예에 따른 마스터 래치는 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터, 제1 N타입 트랜지스터 및 제2 N타입 트랜지스터, 상기 제1 P타입 트랜지스터의 드레인 단자와 상기 제1 N타입 트랜지스터의 드레인단자가 연결된 제1노드 및 상기 제1노드 및 클락 신호를 입력받아 NAND 연산을 하고 제2노드로 출력하는 NAND 회로를 포함하고, 상기 NAND 회로는 상기 전원공급 단자와 상기 제2노드 사이에 병렬로 연결된 제2 P타입 트랜지스터 및 제3 P타입 트랜지스터, 상기 제2노드와 상기 전원접지단자 사이에 직렬로 연결된 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터를 포함하고, 상기 제2 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고, 상기 제1 N타입 트랜지스터, 상기 제3 P타입 트랜지스터 및 상기 제3N타입 트랜지스터의 게이트는 상기 클락신호가 입력되고, 상기 제1 P타입 트랜지스터의 게이트는 상기 제2노드에 연결될 수 있다.

상술한 과제를 해결하기 위하여, 몇몇 실시예에 따른 마스터 래치는 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터,제2 P타입 트랜지스터, 제1 N타입 트랜지스터, 상기 제2 P타입 트랜지스터과 상기 제1 N타입 트랜지스터가 공통으로 연결된 제1노드, 상기 제1노드 및 반전 클락 신호를 입력받아 NOR 연산을 하고 제2노드로 출력하는 NOR 회로를 포함하고, 상기 NOR 회로는 상기 전원공급 단자와 상기 제2노드 사이에 직렬로 연결된 제3 P타입 트랜지스터 및 제4 P타입 트랜지스터, 상기 제3 P타입 트랜지스터와 상기 제4 P타입 트랜지스터가 공통으로 연결된 제3노드, 상기 제2노드와 상기 전원접지단자 사이에 병렬로 연결된 제2 N타입 트랜지스터 및 제3 N타입 트랜지스터를 포함하고, 상기 제3 P타입 트랜지스터와 상기 제2N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고, 상기 제3N타입 트랜지스터, 상기 제4 P타입 트랜지스터 및 상기 제2 P타입 트랜지스터의 게이트는 반전 클락신호가 입력되고, 상기 제1 N타입 트랜지스터의 게이트는 상기 제2노드가 연결될 수 있다.

상술한 과제를 해결하기 위하여, 몇몇 실시예에 따른 플립플롭 회로는 제1노드에 출력단자가 연결된 스캔먹스 회로, 상기 제1노드와 제2노드 사이에 연결된 제1 래치 회로, 상기 제2노드와 제3노드 사이에 연결된 제2 래치회로, 상기 제3노드의 신호를 드라이빙하여 출력하는 출력 드라이빙 회로를 포함하고, 상기 제1 래치회로는 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터, 제1 N타입 트랜지스터 및 제2 N타입 트랜지스터, 상기 제1노드 및 클락 신호를 입력받아 NAND 연산을 하고 상기 제2노드로 출력하는 NAND 회로를 포함하고, 상기 NAND 회로는 상기 전원공급 단자와 상기 제2노드 사이에 병렬로 연결된 제2 P타입 트랜지스터 및 제3 P타입 트랜지스터 및 상기 제2노드와 상기 전원접지단자 사이에 직렬로 연결된 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터를 포함하고, 상기 제1 P타입 트랜지스터의 드레인 단자와 상기 제1 N타입 트랜지스터의 드레인단자는 상기 제1노드에 연결되고, 상기 제2 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고, 상기 제1 N타입 트랜지스터, 상기 제3 P타입 트랜지스터 및 상기 제3N타입 트랜지스터의 게이트는 상기 클락신호가 입력되고, 상기 제1 P타입 트랜지스터의 게이트는 상기 제2노드에 연결될 수 있다.

상술한 과제를 해결하기 위하여, 몇몇 실시예에 따른 멀티비트 플립플롭 회로는 스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호로 생성하는 스캔 인버터 회로, 클락 신호를 반전 클락 신호로 생성하는 클락 버퍼 회로, 스캔 인버터 회로 또는 상기 클락 버퍼 회로에 전기적으로 연결되고, 각각이 제1 방향으로 인접하게 배열되는 복수의 제1 플립플롭 회로 및 각각이 제1방향으로 인접하게 배열되면서 상기 제1 플립플롭 회로와 제2 방향으로 인접하고, 상기 클락 버퍼 회로 및 상기 스캔 인버터 회로에 전기적으로 연결되는 복수의 제2 플립플롭 회로를 포함하고, 상기 제1 플립플롭 회로 및 상기 제2 플립플롭 회로 각각은 제1 방향으로 서로 이격되어 배치되는 제1 내지 제3 전원입력라인, 상기 제1 전원입력 라인과 상기 제2 전원입력 라인 사이에 배치되는 스캔 먹스 회로, 출력 드라이버 회로 및 제1 인버터를 포함하는 제1행 및 상기 제2 전원입력 라인 및 상기 제3 전원입력라인 사이에 배치되는 제1 래치 회로 및 AOI(AND OR Inverter) 회로를 포함하는 제2행을 포함하고, 상기 제1 래치 회로는 상기 제3 전원입력 라인에 연결된 제1 전원공급 단자 및 상기 제2 전원입력 라인에 연결된 제1 전원접지 단자 사이에 직렬로 연결된 제1 P타입 트랜지스터와, 제2 P타입 트랜지스터와, 제1 N타입 트랜지스터, 상기 제2 P타입 트랜지스터의 드레인 단자, 상기 제1 N타입 트랜지스터의 드레인단자 및 상기 스캔 먹스 회로의 출력 단자와 연결된 제1노드, 상기 제1노드 및 반전 클락 신호를 입력받아 NOR 연산을 하고 제2노드로 출력하는 NOR 회로를 포함하고, 상기 NOR 회로는 상기 제1 전원공급 단자와 상기 제2노드 사이에 직렬로 연결된 제3 P타입 트랜지스터 및 제4 P타입 트랜지스터, 상기 제2노드와 상기 제1 전원접지단자 사이에 병렬로 연결된 제2 N타입 트랜지스터 및 제3 N타입 트랜지스터를 포함하고, 상기 제3 P타입 트랜지스터와 상기 제2N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고, 상기 제3 N타입 트랜지스터, 상기 제4 P타입 트랜지스터 및 상기 제2 P타입 트랜지스터의 게이트는 상기 반전 클락신호가 입력되고, 상기 제1 N타입 트랜지스터의 게이트는 상기 제2노드가 연결될 수 있다.

도 1은 플립플롭 회로를 나타낸 블록도이다.
도 2는 도 1의 플립플롭 회로의 동작에 따른 신호도이다.
도 3은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 4는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 5는 도 3의 플립플롭 회로의 동작에 따른 신호도이다.
도 6 내지 도 8은 도 4의 플립플롭 회로의 레이아웃의 일 실시예를 설명하기 위한 상면도이다.
도 9은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 10은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 11은 도 7의 플립플롭 회로의 레이아웃을 설명하기 위한 개념도이다.
도 12는 몇몇 실시예에 따른 플립플롭 회로의 레이아웃을 설명하기 위한 개념도이다.
도 13 내지 도 15는 도 8의 플립플롭 회로의 레이아웃의 일 실시예를 설명하기 위한 상면도이다.
도 16 및 도 17은 몇몇 실시예에 따른 플립플롭 회로에서 기능회로의 배치를 설명하기 위한 개념도이다.
도 18은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 19은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 20은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 21은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 22 내지 도 24는 도 21의 플립플롭 회로의 레이아웃을 설명하기 위한 상면도이다.
도 25는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 26은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 27은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 28은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 29은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 30은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 31은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 32는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 33 내지 도 35은 몇몇 실시예에 따른 플립플롭 회로의 레이아웃을 설명하기 위한 상면도이다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

본 명세서에서, 공통 노드는, 적어도 두 개의 트랜지스터의 어느 한 단자끼리 연결되는 지점을 의미한다. 예를 들어 제1 트랜지스터와 제2 트랜지스터의 공통 노드는 제1 트랜지스터의 소스 또는 드레인 단자와 제2 트랜지스터의 드레인 또는 소스 단자가 연결되는 지점을 의미할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.

도 1은 플립플롭 회로를 나타낸 블록도이고, 도 2는 도 1의 플립플롭 회로의 동작에 따른 신호도이다.

도 1을 참고하면, 몇몇 실시예에 따른 반도체 장치(100)는 스캔 먹스 회로(Scan Mux circuit, 또는 스캔 멀티플렉서)(10), 래치 회로(20, 30), 클락 버퍼 회로(INV1, INV2), 출력 드라이버 회로(40)를 포함할 수 있다.

스캔 먹스 회로(10)는 데이터(D) 또는 반도체 회로(미도시)에 대한 스캔 동작(scan operation)을 위한 스캔 입력 신호(scan input signal)(SI)를 입력받고, 클락 신호에 따라 그 중 어느 하나를 출력한다.

이를 위해, 스캔 먹스 회로(10)는 스캔 인에이블 신호(SE)가 로직 하이(logic high)이고 반전 스캔 인에이블 신호(SEN)가 로직 로우(logic low)인 경우, 스캔 입력 신호(SI)를 반전시켜 이를 래치 회로(20)로 출력한다. 한편, 스캔 먹스 회로(10)는 스캔 인에이블 신호(SE)가 로직 로우(L)이고 반전 스캔 인에이블 신호(SEN)가 로직 하이(H)인 경우, 데이터(D)를 반전시켜 이를 래치 회로(20)로 출력한다.

한편, 클락 버퍼(INV1, INV2)는 클락 신호(CK)를 입력받고, 반전 클락 신호(nclk) 및 재반전 클락신호(bclk)를 출력한다. 반전 클락 신호(nclk)는 클락 신호(CK)를 반전하여 생성하고, 재반전 클락 신호(bclk)는 반전 클락 신호(nclk)를 다시 반전하여 생성한다. 반전 클락 신호(nclk) 및 재반전 클락 신호(nclk)는 래치 회로(20,30)에 제공된다. 설명의 편의를 위해 재반전 클락 신호(bclk)는 클락 신호(CK)와 위상이 동일하므로, 이하에서 클락 신호(bclk)로 호칭하기로 한다.

제1 래치 회로(20)는 클락 신호(bclk) 및 반전 클락 신호(nclk)에 기초하여 스캔 먹스 회로(10)의 출력 신호를 래치하여 제2 래치 회로(30)에 전달한다. 제2 래치 회로(30)는 클락 신호(bclk) 및 반전 클락 신호(nclk)에 기초하여 제1 래치 회로(20)의 출력 신호를 래치하여 출력 드라이버 회로(40)에 전달한다.

즉, 제1 래치 회로(20)는 클락 신호(bclk)의 상승 에지(rising edge)에서 스캔 먹스 회로(10)의 출력 신호를 래치하여 제2 래치 회로(30)에 전달하는 마스터 래치의 역할을 하고, 제2 래치 회로(30)는 제1 래치 회로(20)의 출력 신호를 래치하여 출력 드라이버 회로(40)에 전달하는 슬레이브 래치의 역할을 할 수 있다.

출력 드라이버 회로(40)는 제2 래치 회로(30)의 출력 신호를 입력받고 그 출력 신호를 데이터(Q)로서 외부에 출력한다.

도 1 및 도 2를 참고하면, 플립 플롭 회로(100)에서 클락 버퍼 회로(INV1, INV2)를 이용할 경우 로직 상태들 사이에서 입력 클락 신호(CK)가 천이할 때마다 클락 신호(bclk) 및 반전 클락 신호(nclk)도 천이된다. 그런데 플립 플롭 회로(100)의 입력 신호(D)가 로직 하이로 고정되어 플립플롭 회로(100)가 동작하지 않는 경우(P1 구간)에는, 클락 신호(bclk) 및 반전 클락 신호(nclk)의 천이로 인해 의도치 않은 전력이 소비될 수 있다.

따라서 클락 버퍼 회로(INV1, INV2) 없이 플립 플롭 회로(100)가 동작하게 함으로써 소비 전력을 감소시킬 필요가 있다.

도 3은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 3을 참고하면, 플립플롭 회로(100)는 스캔 먹스 회로(Scan Mux circuit, 또는 스캔 멀티플렉서)(10), 래치 회로(20, 30), 출력 드라이버 회로(40)를 포함할 수 있다.

스캔 먹스 회로(10)는 전원공급 단자 및 전원접지(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터 및 복수 개의 N타입 트랜지스터를 포함한다. 스캔 먹스 회로(10)는 스캔 인에이블 신호(SE),클락 신호(CK) 및 스캔 입력 신호(SI)에 따라 데이터(D)를 가지고 있다가 N1 노드로 제공한다. 이때 스캔 먹스 회로(10)는 데이터(D) 신호를 반전하여 N1 노드로 출력할 수 있다.

제1 래치회로(20)는 전원공급 단자 및 전원접지(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터 및 복수 개의 N타입 트랜지스터를 포함한다. 몇몇 실시예에 따라 제1 래치회로(20)는 전원공급 단자와 N1 노드 사이에 연결된 MP1 트랜지스터, N1 노드와 전원접지(VSS) 단자 사이에 직렬로 연결되는 MN1 트랜지스터 및 MN2 트랜지스터, 그리고 NAND 회로(220)를 포함할 수 있다. 몇몇 실시예에 따라 제1 래치회로(20)는 전원공급 단자와 전원접지(VSS) 단자 사이에 직렬로 연결되는 MP1 트랜지스터, MN1 트랜지스터 및 MN2 트랜지스터, 및 NAND 회로(220)를 포함할 수 있다.

MP1 트랜지스터의 게이트는 N1 노드에 연결되고, MN1 트랜지스터의 게이트는 클락 신호(CK)가 공급되며, MN1 트랜지스터의 게이트는 N3 노드에 연결된다. MP1 트랜지스터, MN1 트랜지스터 및 MN2 트랜지스터는 클락신호(CK), 클락버퍼신호(CKb)클락버퍼신호(CKb) 및 S 신호에 따라 스캔 먹스 회로(10)의 출력신호를 수신하여 N1 노드에 저장한다.

NAND 회로(220)는 전원공급 단자와 N2 노드 사이에 병렬로 연결된 MP2 트랜지스터 및 MP3 트랜지스터와, N2 노드와 전원접지(VSS) 단자 사이에 직렬로 연결된 MN3 트랜지스터 및 MN4 트랜지스터를 포함할 수 있다. MN3 트랜지스터는 N2 노드와 N3 노드 사이에 연결되고, MN4 트랜지스터는 N3 노드와 전원접지(VSS) 단자 사이에 연결된다. MP2 트랜지스터와 MN4 트랜지스터는 게이트에 N1 노드가 연결되고, MP3 트랜지스터 및 MN3 트랜지스터는 게이트에 클락 신호(CK)가 공급될 수 있다.

NAND 회로(220)는 N1 노드의 입력신호(DN) 및 클락 신호(CK)에 대해 NAND 연산을 수행하여 N2 노드로 출력한다. 보다 구체적으로 설명하면,NAND 회로(220)는 N1 노드신호(DN)의 천이에 기초하여 클락 신호(CK)가 로직 하이(H)면, N2 노드는 로직 로우(L)가 되고(N1 노드는 로직 하이(H)에서 로직 로우(L)로), 또는 클락 신호(CK)가 로직 로우(L)일 때 N2 노드는 로직 하이(H)를 출력할 수 있다(N1 노드는 로직 로우(L)에서 로직 하이(H)로).다시 말하면, NAND 회로(220)는 N1 노드 신호(DN)에 기초하여 클락 신호(CK)를 반전시키는 동작을 할 수 있고, 동작시 반전 클락 신호(nclk)가 필요한 단자마다 N2 노드를 연결하여 클락버퍼신호(CKb)가 제공될 수 있다.

다만, 제1 래치 회로(20)는 피드백 경로를 포함할 수 있다. 피드백 경로는 MN2 트랜지스터의 게이트가 N3 노드에 연결되는 경로(S)를 포함할 수 있다. 스캔 먹스 회로(10)의 출력신호가 N1 노드에 저장되는지 여부는 클락신호(CK) 및 클락버퍼신호(CKb) 클락버퍼신호(CKb) 외에도 N3 노드의 신호에 기초한다.

앞서 도 1 및 도 2에서 설명하였듯 반전 클락 신호를 생성하기 위해서는 클락 버퍼(50)가 필요하나, 본 발명은 클락 버퍼 없이, 클락 신호(CK)로 N2 노드에서 CKb신호를 생성하고, 반전 클락 신호가 필요한 곳에 N2 노드를 연결함으로써 클럭 버퍼가 필요하지 않고, 이에 따라 플립플롭이 동작하지 않는 P1구간에서도 토글링으로 인한 전력 소모를 하지 않을 수 있다.

제2 래치 회로(30)는 전원공급 단자 및 전원접지(VSS) 단자 사이에 연결되는 복수 개의 P타입 트랜지스터 및 복수 개의 N타입 트랜지스터를 포함한다. 몇몇 실시예에 따라 제2 래치 회로(30)는 클락 신호(CK)와 QI 신호를 입력으로 하는 OR 회로(31), OR 회로의 출력신호 및 N2 노드의 신호를 입력으로 하여 QN 신호를 출력하는 NAND 회로(32) 및 상기 NAND 회로(32)의 출력 신호(QN)을 반전하여 OR 회로(31)의 입력 단자로 피드백하는 인버터 회로(33)를 포함할 수 있다. 몇몇 실시예에 따라 제2 래치 회로(30)는 OR 회로(31), NAND 회로(32)를 조합한 OAI(OR AND Inverter) 회로 및 인버터 회로(33)로 구현할 수도 있다.

출력 드라이버 회로(40)는 제2 래치 회로(30)의 출력 신호(QN)를 드라이빙 하여 플립플롭의 출력신호(Q)로 출력할 수 있다. 몇몇 실시예에 따라 출력 드라이버 회로(40)는 적어도 하나의 인버터 회로를 포함할 수 있다. 이때 출력 드라이버 회로(40)는 QN신호를 반전하여 Q신호로 출력할 수 있다.

몇몇 실시예에 따라 플립 플롭 회로(100)의 동작을 설명하면, 스캔 먹스 회로(10)는 클락 신호(CK), 스캔 인에이블 신호(SE)에 의해 활성화 되나, 스캔 입력 신호(SI)가 들어와야, 데이터(D)를 다음 스테이지인 제1 래치 회로(20)로 출력한다. 이때 스캔 먹스 회로(10)는 다양한 실시예에 따라 데이터(D) 그대로 출력할 수도 있고 반전시켜 출력할 수도 있다. 도 3에 도시된 실시예의 스캔먹스 회로(10)는 데이터(D)를 반전시켜 N1 노드로 출력한다. 제1 래치 회로(20)는 N1 노드로 입력된 신호, 즉 반전 데이터(DN)를 유지하고 있다가, 클락 신호(CK)의 천이에 따른 NAND 회로(220)의 동작에 따라 N1 노드의 신호를 반전하여 N2 노드로 출력한다. 즉, N1 노드의 반전 데이터는 N2 노드에 재반전 데이터(QI)로 출력된다. 제2 래치 회로(20)는 N2 노드에 신호가 입력되면, OAI 회로(31,32)를 통해 클락 신호(CK)의 천이에 따라 N2 노드의 신호를 다시 반전시켜 N4 노드로 출력하고(QN), 출력 드라이버 회로(40)는 N4 노드의 신호를 반전하여 출력한다(Q).

상술한 도 3의 플립플롭 회로(100)에 의하면, 도 1과 같은 클락 버퍼 회로(50) 없이 제1 래치 회로(20) 내부 노드에서 생성되는 클락버퍼신호(예를 들어 N2 노드, 또는 CKb 신호로 호칭)를 클락 버퍼(50)에 의한 반전 클락 신호(nclk) 대신 이용함으로써, 트랜지스터의 개수를 줄일 수 있어 플립플롭 회로의 면적을 줄일 수 있다. 또한, 내부 노드의 신호를 이용할 수 있어, 플립플롭 회로(100)의 동작 주파수를 동일하게 맞출 수 있다. 또한 반전 클락 신호(nclk)를 생성하기 위한 클락 버퍼 회로(50)에서의 전력 소모가 필요하지 않을 수 있다.

도 4는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이고, 도 5는 도 3의 플립플롭 회로의 동작에 따른 신호도이다. 설명의 편의를 위해 도 3의 실시예와 차이가 있는 부분을 위주로 설명한다. 설명하지 않은 부분은 도 3의 설명과 동일하다고 할 것이다.

도 4를 참고하면, 플립플롭 회로(100)는 스캔 먹스 회로(Scan Mux circuit, 또는 스캔 멀티플렉서)(10), 스캔 인에이블 회로(15), 래치 회로(20, 30), 출력 드라이버 회로(40)를 포함할 수 있다. 몇몇 실시예에 따라 스캔 먹스 회로(10) 및 제1 래치 회로(20)는 스캔 먹스 회로 및(230) 및 NAND 회로(220)로 구현될 수 있다.

스캔 인에이블 회로(15)는 스캔 인에이블 신호(SE)를 수신하여 반전 스캔 인에이블 신호(nse)로 생성하기 위한 인버터 회로를 포함한다.

구체적으로 설명하면, 스캔 먹스 회로(10)는 MP4 트랜지스터 내지 MP8 트랜지스터 및 MN5 트랜지스터 내지 MN9 트랜지스터를 포함하고, 제1 래치 회로 중 피드백 회로는 MP1 트랜지스터, MN1 트랜지스터, MN2 트랜지스터를 포함할 수 있다.

전원공급 단자와 N5 노드 사이에 직렬로 연결된 MP4 트랜지스터, MP5 트랜지스터, 전원공급 단자와 N5 노드 사이에 직렬로 연결된 MP6 트랜지스터, MP7 트랜지스터가 서로 병렬로 연결된다.

전원접지(VSS) 단자와 N6 노드 사이에 직렬로 연결된 MN5 트랜지스터, MN8 트랜지스터, 전원접지(VSS) 단자와 N6 노드 사이에 직렬로 연결된 MN6 트랜지스터, MN7 트랜지스터가 서로 병렬로 연결된다.

MP4 트랜지스터와 MN6 트랜지스터의 게이트는 스캔 인에이블 신호(SE)를 입력받고, MP6 트랜지스터와 MN8 트랜지스터의 게이트는 반전 스캔 인에이블 신호(nse)를 입력받는다. MP5 트랜지스터와 MN5 트랜지스터의 게이트는 데이터(D)를 입력받고, MP7 트랜지스터와 MN7 트랜지스터의 게이트는 스캔 입력 신호(SI)을 입력받는다.

MP8 트랜지스터는 N5 노드와 N1 노드 사이에 연결되고, MN9 트랜지스터는 N6 노드와 N1 노드 사이에 연결된다.

MP8 트랜지스터의 게이트는 클락 신호(CK)를 입력받고, MN9 트랜지스터의 게이트는 N2 노드에 연결된다.클락버퍼신호(CKb) 한편, 본 명세서에서 N1 노드는 MN9 트랜지스터와 MP8 트랜지스터를 연결하는 공통 노드로 호칭할 수도 있다.

한편, 클락 신호(CK)와 클락버퍼신호(CKb)로 게이팅되는 MP1, MN1, MP8, MN9 트랜지스터는 각각 CMOS 회로 페어(pair)를 구성할 수 있다. CMOS 회로 페어는 스캔먹스 회로(10)측에서는 데이터 신호 입력을 제어하는 입력 컨트롤 회로, 마스터 레치 회로 측에서는 MP8 트랜지스터와 MN9 트랜지스터는 데이터 신호의 입력을 제어하고, MP1 트랜지스터와 MN1 트랜지스터는 스캔 먹스(10)를 통해 입력된 데이터 신호를 유지(keep)한다. 즉, MP8 트랜지스터와 MN9 트랜지스터는 데이터 입력 컨트롤 트랜지스터로도 호칭할 수 있고, MP1 트랜지스터, MN1 트랜지스터 및 MN2 트랜지스터는 데이터 키퍼(Keeper) 트랜지스터로도 호칭할 수 있다..

몇몇 실시예에 따라 제2 래치회로(30)는 OAI 회로(도 2의 31,32) 및 인버터(도 2의 33)를 포함할 수 있다. 보다 구체적으로 제2 래치회로(30)는 MP9 트랜지스터 내지 MP12 트랜지스터, MN10 트랜지스터 내지 MN13 트랜지스터를 포함할 수 있다.

전원공급 단자 및 전원접지(VSS) 단자 사이에 MP9 트랜지스터, MN10 트랜지스터 및 MN11 트랜지스터가 직렬로 연결될 수 있다. MP 9 트랜지스터는 전원공급 단자와 N4 노드 사이에 연결되고, MN10 트랜지스터는 N4 노드와 N9 노드 사이에 연결되고 MN11 트랜지스터는 N9 노드와 전원접지(VSS) 단자 사이에 연결될 수 있다. MP9 트랜지스터와 MN 11 트랜지스터의 게이트는 N2 노드에 연결되어 클락버퍼신호(CKb)가 제공될 수 있다. MN10 트랜지스터의 게이트는 클락신호(CK)가 인가될 수 있다.

전원공급 단자 및 N9 노드 사이에 MP10 트랜지스터, MP11 트랜지스터 및 MN12 트랜지스터가 직렬로 연결될 수 있다. 전원공급 단자와 N4 노드 사이에 MP10 트랜지스터, MP11 트랜지스터가 직렬로 연결되고, N4 노드와 N9 노드 사이에 MN10 트랜지스터가 연결될 수 있다. MP10 트랜지스터와 MN12 트랜지스터의 게이트는 N7 노드와 연결되어, QI 신호가 인가된다. MP11 트랜지스터의 게이트는 클락 신호(CK)가 인가된다.

전원공급 단자 및 전원접지(VSS) 단자 사이에 MP12 트랜지스터 및 MN13 트랜지스터가 직렬로 연결될 수 있다. MP12 트랜지스터는 전원공급 단자와 N7 노드 사이에 연결될 수 있다. MN13 트랜지스터는 전원접지(VSS) 단자와 N7 노드 사이에 연결될 수 있다. MP12 트랜지스터 및 MN13 트랜지스터의 게이트는 N4 노드에 연결되어, QN 신호를 입력받는다. MP12 트랜지스터 및 MN13 트랜지스터는 인버터 회로(33)로서, N4 노드의 QN신호를 반전하여 N7 노드의 QI 신호로 출력할 수 있다.

출력 드라이버 회로(40)는 전원공급 단자 및 전원접지(VSS) 단자 사이에 MP13 트랜지스터 및 MN14 트랜지스터가 직렬로 연결될 수 있다. MP13 트랜지스터는 전원공급 단자와 N8 노드 사이에 연결될 수 있다. MN14 트랜지스터는 전원접지(VSS) 단자와 N8 노드 사이에 연결될 수 있다. MP13 트랜지스터 및 MN14 트랜지스터의 게이트는 N4 노드에 연결되어, QN 신호를 입력받는다. MP13 트랜지스터 및 MN14 트랜지스터는 인버터 회로(40)로서, N4 노드의 QN신호를 반전하여 N8 노드의 Q 신호, 즉 플립플롭 회로(100)의 출력신호로 출력할 수 있다.

몇몇 실시예에 따라 플립플롭 회로의 동작을 설명하면, 스캔 먹스 회로(10) 및 제1 래치 회로(20)는 스캔 인이에블 신호(SE)가 로직 로우(L)이면, MP4 트랜지스터는 턴온되고 MN6 트랜지스터는 턴오프 되며, 반전 스캔인에이블 신호(nse)에 의해 MP6 트랜지스터는 턴오프, MN8 트랜지스터는 턴온된다. 클락 신호(CK)가 로직 로우(L) 일 때 MP8 트랜지스터가 턴온되고, 입력되는 데이터 신호(D)에 따라 N1 노드의 DN신호는 로직 하이(H)가 된다. MN1 트랜지스터는 클락 신호(CK)가 로직 로우(L)이므로 턴오프되어, N1 노드에 DN신호를 저장한 상태가 된다. NAND 회로(220)는 클락 신호(CK)를 로직 로우(L), DN신호를 로직 하이(H)로 입력받아, N2 노드는 로직 하이(H)가 된다.

즉 N1 노드는 로직 로우(L), N2 노드는 로직 하이(H)가 되므로 N2 노드의 신호를 클락버퍼신호(CKb)로서, MN9 트랜지스터, MP1 트랜지스터의 게이트로 제공되어, MP1 트랜지스터는 턴오프하고 MN9 트랜지스터는 턴온시킨다.

N3 노드가 로직 하이(H)이고 클락 신호(CK)가 로직 로우(L)이면, MN3 트랜지스터는 턴오프되고, MN4 트랜지스터는 N1 노드 신호에 따라 턴온된다. N3 노드는 로직 로우(L)가 되어 MN2 트랜지스터는 턴오프된다. 다시 말하면 MN2 트랜지스터는 MN3 트랜지스터와 동시에 턴온되지 않는다. 즉, 클락버퍼신호(CKb) 또는 클락 신호(CK)가 천이되는 과정에서 MP1 트랜지스터와 MN1 트랜지스터가 동시에 턴온되더라도 MN2 트랜지스터가 턴오프되므로, N1 노드의 신호(DN)가 전원접지(VSS) 단자로 누설되지 않고, N1 노드에 유지(Keep)된다.

제2 래치회로(30)는 클락 신호(CK)가 로직 로우(L)이므로 MN10 트랜지스터는 턴오프되고, N2 노드에 게이트가 각각 연결된 MP9 트랜지스터는 턴온되고, MN11 트랜지스터는 턴온된다. 즉, N2 노드의 신호는 N4 노드로 전달되지 못하므로, 제1 래치회로(20)는 N2 노드에 데이터를 저장한 상태가 될 수 있다.

클락 신호(CK)가 로직 로우(L)에서 로직 하이(H)로 천이되면, 제2 래치회로(30)는 MP9 트랜지스터 및 MN10 트랜지스터가 턴온되고, MN11 트랜지스터가 턴오프된다. 이에 따라 N2 노드에 저장되어 있던 신호는 N4 노드로 반전되며 QN 신호로 전달되게 되고, N4 노드에 게이트가 연결된 MP12 트랜지스터 및 MN13 트랜지스터는 QN신호를 반전하여 N7 노드로 QI신호로 출력한다. 클락 신호(CK)가 로직 하이(H)일 때 MP11 트랜지스터는 턴오프되므로, N4노드의 QN신호는 출력 드라이버 회로(40)로 연결되지 못하고, N7 노드에 저장한 상태가 된다.

출력 드라이버 회로(40)는 이전 동작주기에서 생성된 QN신호를 드라이빙 하여 출력하다가, 클락 신호(CK)가 로직 하이(H)에서 다시 로직 로우(L)로 천이되면 제2 래치회로(30)의 MP11 트랜지스터가 턴온되면서 MP11 트랜지스터 및 MN12 트랜지스터 턴온에 따라 N7 노드에 저장되어 있던 QI신호를 QN신호로 반전하여 출력한다. 이어서 출력 드라이버 회로(40)는 제2 래치회로(30)가 저장하였던 QN신호를 다시 반전하여 Q신호로 출력한다.

도 5를 참고하면, 만약 인버터를 포함하는 클락 버퍼(예를 들어 도 1의 50)가 있는 경우, 입력 클락 신호(CK)에 기초하여 반전클락신호(nclk)와 재반전클락신호(bclk)가 생성된다. 반전클락신호(nclk)와 재반전클락신호(bclk)는 데이터(D)가 플립플롭 출력신호(Q)로 출력 후 플립플롭회로(100)가 동작하지 않는 경우(P2 구간)에도 계속하여 토글링된다.

그러나 도 3 및 4에서 설명한 실시예들에 따른 플립플롭 회로의 경우 N2 노드의 클락버퍼신호(CKb)를 반전 클락 신호(nclk) 대신 이용하고, CKb신호는 현재 동작 구간 P2에서 플립플롭 회로의 출력신호(Q)가 출력된 이후 더 이상 토글링하지 않는다(P2 구간). 즉, 플립플롭 회로(100)는 클락 버퍼(50)를 이용하여토글링하는 반전클락신호(nclk)를 이용하지 않고, 피드백 경로(S), N2 노드에 따른 클락버퍼신호를 이용함으로써 소비 전력을 줄일 수 있을 뿐 아니라 입력 클락 신호에 보다 정확하게 동기화되어 동작할 수 있다.

도 6 내지 도 8은 도 4의 플립플롭 회로의 레이아웃의 일 실시예를 설명하기 위한 상면도이다. 도 6은 몇몇 실시예에 따른 플립플롭 회로(100)를 FEOL(Front-End-Of-Line)까지 나타낸 상면도이고, 도 7은 MOL(Middle-Of-Line)을 나타낸 상면도이며, 도 8는 BEOL(Back-End-Of-Line)까지 나타낸 상면도이다.

도 6 내지 도 8을 참고하면, 플립플롭 회로(100)는 더블 하이트로 배치된 복수의 기능 회로들을 포함할 수 있다. 몇몇 실시예에 따라 복수의 열로 배치된 경우를 가정하면, 각각의 기능 회로는 공통되는 신호의 배선라인을 공유할 수도 있다. 플립플롭 회로(100)는 제1 행에는 스캔 먹스 회로 및 마스터 래치 중 일부(210), NAND 회로(220),슬레이브 래치 중 OAI회로(31,32)를 포함할 수 있다. 플립 회로(100)는 제2 행에는 스캔 먹스 회로 및 마스터 래치 중 일부(210), 스캔 인에이블 회로(15), 출력 드라이버 회로(40) 및 슬레이브 래치 중 인버터(33)를 포함할 수 있다. 설명의 편의를 위해 스캔 인버터 회로(15), 스캔 먹스 회로(10), 출력 드라이버 회로(40), 인버터 회로(33), 마스터 래치 회로(20), OAI회로(31,32)를 기능 회로라고 호칭하여 설명한다.

각각의 기능 회로는 기판 상에 형성될 수 있다. 기판은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.

각각의 기능 회로들은 제1 활성 영역(Act1), 제2 활성 영역(Act2) 및 활성 영역 분리막(NACT)을 포함할 수 있다. 제1 활성 영역(Act1)은 제1 방향(X)을 따라 정의될 수 있다. 제1 활성 영역(ACT)은 깊은 트렌치에 의해 정의될 수 있다. 제1 활성 영역(Act1)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제1 활성 영역(Act1)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.

제2 활성 영역(Act2)은 제1 방향(X)을 따라 정의될 수 있다. 제2 활성 영역(Act2)은 제1 활성 영역(Act1)과 제2 방향(Y)으로 이격되어 정의될 수 있다. 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)은 깊은 트렌치에 의해 분리될 수 있다. 제2 활성 영역(Act2)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(Act2)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다.

활성 영역 분리막(NACT)은 기판 상에 형성될 수 있다. 활성 영역 분리막(NACT)은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2) 사이를 가로지를 수 있다. 활성 영역 분리막(NACT)은 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(NACT)은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)을 구분하는 깊은 트렌치를 채울 수 있다. 한편, 제1 활성 영역(Act1) 또는 제2 활성 영역(Act2)은 몇몇 실시예에 따라 제2 방향(Y)으로 다양한 길이를 가질 수 있다. 예를 들어 제1 활성영역 Act1(R2)은 제2 방향으로 제1 활성영역 Act1(R1)보다 길게 형성될 수 있다. 예를 들어 제2 활성영역 Act2(R2)은 제2 방향으로 제2 활성영역 Act1(R2)보다 길게 형성될 수 있다. 이에 따라 활성 영역 분리막(NACT)의 제2 방향(Y)의 길이도 달라질 수 있고, 활성 영역 내에 형성되어 포함되는 핀 패턴(FIN pattern, or RX pattern)의 개수도 달라질 수 있다. 예를 들어, 활성영역 Act1(R1)은 2개의 핀 패턴을 포함할 수 있고, 활성영역 Act1(R2)는 3개의 핀 패턴을 포함할 수 있다.

셀 분리막(미도시)은 기판 상에 형성될 수 있다. 셀 분리막(미도시)은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)을 구분하는 깊은 트렌치를 채울 수 있다. 셀 분리막은 각 기능회로의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(NACT) 및 셀 분리막은 각각 절연 물질을 포함할 수 있다. 몇몇 실시예들에 따른 기능 회로들은 복수의 게이트 스택들(120)과 복수의 절연 게이트들(150)을 포함할 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제2 방향(Y)을 따라 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 제1 방향(X)으로 인접하여 배치될 수 있다.

제1 방향(X)으로 인접하여 배치되는 게이트 스택(120)과 게이트 스택(120) 또는 게이트 스택(120)과 절연 게이트(150)는 1CPP(contActed poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 게이트 스택(120)은 1CPP만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(120)과 절연 게이트(150)는 1CPP만큼 이격될 수 있다. 또 다른 예로, 인접하는 절연 게이트(150)는 1CPP만큼 이격될 수 있다.

게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)에 걸쳐 배치될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(Act1)부터 제2 활성 영역(Act2)까지 연장될 수 있다. 몇몇 실시예에 따라 게이트 스택(120)과, 절연 게이트(150)는 활성 영역 분리막(NACT)을 가로지를 수 있다. 게이트 스택(120)의 일부와, 절연 게이트(150)의 일부는 각각 셀 분리막 상으로 연장될 수 있다.

절연 게이트(150)는 제1 활성 영역(Act1)의 적어도 일부와, 제2 활성 영역(Act2)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(150)를 형성하는 제조 공정을 고려하면, 제1 활성 영역(Act1)의 적어도 일부와, 제2 활성 영역(Act2)의 적어도 일부를 제거한 후, 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)이 제거된 부분에 절연 물질이 채워진다. 이를 통해, 절연 게이트(150)가 형성될 수 있다. 따라서, 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)과 접촉할 수 있다. 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(Act1) 및 제2 활성 영역(Act2)에 포함된 반도체 물질막과 접촉할 수 있다.

절연 게이트(150)는 활성 영역 분리막(NACT)을 가로지를 수 있다. 절연 게이트(150)는 활성 영역 분리막(NACT) 상에 배치될 수 있다. 절연 게이트(150)의 일부는 활성 영역 분리막(NACT) 내로 만입될 수 있다. 절연 게이트(150)를 형성하는 과정에서, 활성 영역 분리막(NACT)의 일부가 제거될 수도 있다. 이로 인해, 절연 게이트(150)의 일부는 활성 영역 분리막(NACT) 내로 만입될 수 있다. 절연 게이트(150)의 측벽에는 게이트 스페이서가 배치될 수 있다. 절연 게이트(150)는 예를 들어, 절연 물질을 포함할 수 있다.

p형 트랜지스터(MP)는 게이트 스택(120)과 제1 활성 영역(ACT1)이 교차하는 위치에 형성되고, n형 트랜지스터(MN)는 게이트 스택(120)과 제2 활성 영역(Act2)이 교차하는 위치에 형성될 수 있다.

각각의 기능 회로는 소스/드레인 컨택 및 게이트 컨택을 포함할 수 있다. 소스/드레인 컨택(170, 170-1,170-2)은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2) 상에 배치될 수 있다. 소스/드레인 컨택(170, 170-1, 170-2)은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2) 상에 형성된 반도체 패턴과 연결될 수 있다. 반도체 패턴(미도시)은 인접하는 게이트 스택(120) 및 절연 게이트(150) 사이에 형성될 수 있다. 반도체 패턴는 활성 영역(Act1, Act2)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수 있다.

소스/드레인 컨택(170, 170-1, 170-2)은 노말 소스/드레인 컨택(170, 171)과, 연장된 소스/드레인 컨택(170-1, 170-2)을 포함할 수 있다. 노말 소스/드레인 컨택(170, 171, 172)은 전체적으로 제1 활성 영역(Act1) 또는 제2 활성 영역(Act2)과 중첩될 수 있다. 노말 소스/드레인 컨택(170)은 하나의 하이트 내에 배치된(예를 들어 PW1와 PW2 사이 또는 PW2와 PW3 사이) 제1 활성 영역(Act1)과 제2 활성 영역(Act2)에 중첩될 수 있다. 노말 소스/드레인 컨택(171, 172)은 다른 하이트에 배치된(예를 들어, PW2의 상하) 제2 활성 영역(Act2)과 제1 활성 영역(Act1)에 중첩되면서, 전원공급 라인(PW2)과 교차하도록 배치될 수 있다.연장된 소스/드레인 컨택(170-1, 170-2)의 일부는 셀 분리막 및 셀 게이트 절단 패턴 상으로 연장될 수 있다. 연장된 소스/드레인 컨택(170-1, 170-2)은 전원공급 라인(도 7의 PW1, PW2, PW3)와 연결될 수 있다.

또한 소스/드레인 컨택(170)은 제1 활성영역(Act1) 또는 제2 활성영역(Act2)과 활성 영역 분리막(NACT)의 경계를 기준으로 활성 영역 분리막(NACT) 방향으로 길이가 다르게 형성될 수 있다. 예를 들어, X1 영역과 X2영역을 비교하면, X1 영역의 소스/드레인 컨택(171)은 활성영역(ACT1, ACT2)과 활성영역 분리막(NACT)의 경계까지만 형성되나, X2 영역의 소스/드레인 컨택(172)은 활성영역 분리막(NACT)까지 일부 연장되어 형성될 수 있다. 활성영역 분리막(NACT)까지 일부 연장된 경우 및 연장되지 않는 경우 각각의 소스/드레인 컨택(171,172)은 제1 메탈라인이 형성될 위치(예를 들어 제1 메탈라인 패턴)에 따라 달라질 수 있다.

게이트 컨택(미도시)은 게이트 스택(120) 상에 형성되고, 절연 게이트(150) 상에 형성되지 않는다. 게이트 컨택은 게이트 스택(120)과 연결될 수 있다. 예를 들어, 게이트 컨택은 게이트 스택(120)의 게이트 전극과 전기적으로 연결될 수 있다.게이트 컨택은 제1 활성 영역(Act1) 및 제2 활성 영역(Act2) 상에 배치될 수 있다. 또한, 게이트 컨택은 활성 영역 분리막(NACT) 상에도 형성될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 게이트 컨택들 중 적어도 하나는 제1 활성 영역(Act1) 및 제2 활성 영역(Act2) 중 하나와 중첩되는 위치에 배치될 수 있다.

몇몇 실시예들에 따른 기능 회로는 소스/드레인 비아(VA)와, 게이트 비아(VB)와, 메탈 라인(M1, M2)과, 전원공급 라인(PW1, PW2, PW3)을 포함할 수 있다. 게이트 비아(VB)는 게이트 컨택 상에 형성될 수 있다. 게이트 비아(VB)는 게이트 컨택과 메탈 라인(M1, M2)을 연결시킬 수 있다. 소스/드레인 비아(VA)는 소스/드레인 컨택(170, 171, 172, 170-1, 170-2) 상에 형성될 수 있다. 소스/드레인 비아(VA)는 소스/드레인 컨택(170, 171, 172, 170-1, 170-2)의 적어도 일부와 연결될 수 있다. 소스/드레인 비아(VA)는 노말 소스/드레인 컨택(170, 171, 172)과 메탈 라인(M1, M2)을 연결하는 노말 비아와, 연장된 소스/드레인 컨택(170-1, 170-2)과 전원공급 라인(PW1, PW2, PW3)를 연결하는 전원공급 라인 비아를 포함할 수 있다.

제1 메탈 라인(M1)과, 제3 메탈라인(M3), 전원입력 라인(PW1, PW2, PW3)은 제1 방향(X)으로 연장될 수 있다. 전원입력 라인(PW1, PW2, PW3)은 제1 전압이 공급되는 공급전원 라인(PW1, PW3)과, 제2 전압이 공급되는 접지전원 라인(PW2)을 포함할 수 있다. 공급전원 라인(PW1, PW3)은 p형 트랜지스터에 전원을 공급하고, 접지전원 라인(PW2)은 n형 트랜지스터에 전원을 공급할 수 있다.

제1 메탈라인(M1)은 게이트 비아(VB) 또는 소스/드레인 비아(VA)를 통해 게이트 스택(120) 또는 소스/드레인 컨택(170, 171, 172, 170-1, 170-2)과 전기적으로 연결될 수 있다. 제2 메탈라인(M2)은 제1비아(V1)를 통해 제1 메탈라인(M2)과 전기적으로 연결될 수 있다.

제2 메탈라인(M2)은 제2 방향(Y)으로 연장되어, 제1 메탈라인(M1)과 수직으로 교차할 수 있다. 제3 메탈라인(M3)은 제1 방향(X)으로 연장되어, 제1 메탈라인(M1)과 제3방향(Z)으로 이격되어 평행하고, 제2 메탈라인(M2)과 수직으로 교차할 수 있다.

도 6 내지 도 8을 참고하면, 도 4의 플립플롭에서 제1 래치회로(20), 제2 래치 회로(30)에 포함된 복수의 트랜지스터 중 일부 트랜지스터를 매칭하여 표시하였다. 전원공급 라인(PW1, PW3)은 전원접지전압(VSS), 전원공급 라인(PW2)은 전원공급전압(VDD)이 인가되고, 활성영역(Act1)은 N타입 불순물이 도포된 웰 영역일 수 있고, 활성영역(Act2)에는 P타입 불순물이 도포된 웰 영역일 수 있다.

예를 들어 제1 래치 회로(20)의 트랜지스터 MN1, MN2 MN3, MN4은 제1 행(Col)의 게이트 스택(120)과 제1 활성 영역(ACT1)이 교차하는 위치에 형성되고, 트랜지스터 MP1, MP2, MP3는 제2 행(Col)의 게이트 스택(120)과 제2 활성 영역(ACT2)이 교차하는 위치에 형성될 수 있다.

도 4의 회로를 도 6 내지 도 8로 설명하면, 스캔 먹스 회로 및 제1 래치 회로의 피드백 패스 영역(210)에서, MN4 트랜지스터의 게이트 스택(120)은 MP1 트랜지스터의 드레인 컨택(170)과 제1 메탈라인(M1, N1 노드)를 통해 연결된다. MP2 트랜지스터의 드레인 컨택(170), MP3 트랜지스터의 드레인 컨택, MP9 트랜지스터의 게이트 컨택 및 MN11 트랜지스터의 게이트 컨택은 N2 노드로서, 제1 메탈라인(M1, N21, N23) 및 제2 메탈라인(M2, N22)을 통해 연결된다. N2 노드의 제1 메탈라인 및 제2 메탈라인은 MP2 트랜지스터의 드레인 컨택(170), MP3 트랜지스터의 드레인 컨택, MP9 트랜지스터의 게이트 컨택 및 MN11 트랜지스터의 게이트 컨택을 전기적으로 연결시킨다. 즉, 클락버퍼신호(CKb)는 제1 래치 회로(20) 내 NAND 회로(220)의 출력 라인인 N2 노드에서 생성되고, N2노드는 MP1 트랜지스터, 및 스캔먹스회로(10)에 연결되어 클락버퍼신호(CKb)를 게이트에 제공한다.

즉, 플립 플롭 회로(100) 내에서, 반전 클락 신호(nclk)가 필요한 경우, 하나의 클락 버퍼 회로(예를 들면, 도 1의 CK buffer, 50)에서 토글링되며 생성되는 반전 클락 신호가 복수 개, 복수 층의 메탈 라인을 통해 각각의 구성 회로에 연결되어, 반전 클락 신호(nclk)를 공급할 수도 있다. 그러나 본 발명의 경우 제1 래치 회로(20)의 출력단에서 생성되는 클락버퍼신호(CKb)를 이용할 경우, 메탈라인의 복잡한 라우팅 없이 더 적은 개수의 제1 메탈 라인 내지 제2 메탈라인을 이용하여 클락 신호를 공급할 수 있어, P/R(Place and Routing) 설계상 편의성이 향상될 수 있다.

도 9은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 다른 실시예들과의 차이점을 위주로 설명하나, 나머지 구성요소에 대한 설명은 동일하다 할 것이다.

도 9를 참고하면, 몇몇 실시예에 따른 제1 래치회로(20)는, N2 노드(데이터 저장 노드)를 리셋하는 적어도 하나의 리셋 트랜지스터를 더 포함할 수 있다. 즉, 제1 래치회로(20)는 MP1 트랜지스터, MN1 트랜지스터, MN2 트랜지스터, NAND 회로(220), 리셋 트랜지스터(MPR, MNR)를 포함할 수 있다.

제1 래치 회로(20)는 전원공급 단자와 NR 노드 사이에 MPR 리셋 트랜지스터를 포함할 수 있다. MPR 리셋 트랜지스터는 전원공급 단자와 전원접지(VSS) 단자 사이에 NAND 회로(220)와 직렬로 연결된다. 또한 제1 래치 회로(20)는 N2 노드와 전원접지(VSS) 단자 사이에 MPN 리셋 트랜지스터를 포함할 수 있다. MPR 리셋 트랜지스터와 MNR 리셋 트랜지스터는 게이트에 리셋 신호(R)를 입력받는다.

NAND 회로(220)는 NR 노드와 N2 노드 사이에 병렬로 연결된 MP2 트랜지스터 및 MP3 트랜지스터와, N2 노드와 전원접지(VSS) 단자 사이에 직렬로 연결된 MN3 트랜지스터 및 MN4 트랜지스터를 포함할 수 있다. MN3 트랜지스터는 N2 노드와 N3 노드 사이에 연결되고, MN4 트랜지스터는 N3 노드와 전원접지(VSS) 단자 사이에 연결된다.MP2 트랜지스터와 MN4 트랜지스터는 게이트에 N1 노드가 연결되고, MP3 트랜지스터 및 MN3 트랜지스터는 게이트에 클락 신호(CK)가 제공될 수 있다.

제1 래치 회로(20)는 리셋 신호(R)에 따라 제1 래치 회로(20)에 저장된 데이터를 리셋할 수 있다. 몇몇 실시예에 따라 플립플롭 회로(100)는 플립플롭 동작을 수행하기 전에 리셋 신호(R)를 인가하여 제1 래치 회로(20)의 데이터를 리셋할 수 있다. 몇몇 실시예에 따라 플립플롭 회로(100)는 플립플롭 동작을 완료한 후에 리셋 신호(R)를 인가하여 제1 래치 회로(20)의 N2 노드에 저장된 데이터를 리셋할 수 있다. 또는 플립플롭 회로(100)는 설정에 따라 주기적으로 , 비주기적으로 또는 의도적으로 리셋 신호(R)를 인가하여 제1 래치 회로(20)의 데이터를 리셋할 수도 있다.

도 10은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 다른 실시예들과의 차이점을 위주로 설명하나, 나머지 구성요소에 대한 설명은 동일하다 할 것이다.

도 10을 참고하면, 몇몇 실시예에 따라 플립 플롭 회로(110)는 스캔 먹스 회로(10), 제1 래치 회로(25), 제2 래치 회로(30), 출력 드라이버 회로(40) 및 반전 클락 생성 회로(52)를 포함한다.

반전 클락 생성 회로(52)는 하나의 인버터를 포함하여 입력 클락 신호(CK)를 기초로 반전 클락 신호(nclk)로 생성한다. 이하 도 10의 설명에서 구분을 위해 N2 노드에서 생성된 클락버퍼신호는 CKb로 표기하고, 반전 클락 생성 회로(52)에서 생성된 반전 클락 신호는 nclk로 표기한다.

도 10의 스캔 먹스 회로(10)는 도 3 내지 도 6의 스캔 먹스 회로와 달리, 클락 신호(CK)와 클락버퍼신호(CKb)의 입력이 반대로 입력된다. 즉, MP8 트랜지스터의 게이트에는 클럭버퍼신호(CKb)가 입력되고, MN9 트랜지스터의 게이트에는 반전클락신호( nclk)가 입력된다.

몇몇 실시예에 따라 제1 래치 회로(25)는 전원공급 단자와 전원접지(VSS) 단자 사이에 직렬로 연결된 2개의 P타입 트랜지스터(MP21, MP22)와 N타입 트랜지스터(MN21), 및 NOR 회로(250)를 포함한다. 구체적으로, MP21 트랜지스터의 게이트는 NOR 회로(250)의 N0 노드에 연결된다. MP22 트랜지스터는 MP21 트랜지스터의 드레인 단자와 N1 노드 사이에 연결되고, 게이트에는 반전클락신호(nclk)가 입력된다. MN21 트랜지스터는 N1 노드와 전원접지(VSS) 단자 사이에 연결되고 게이트는 N2 노드에 연결된다.

NOR회로(250)는 N1노드의 데이터 신호(DN) 및 반전 클락신호(nclk)를 수신하여 NOR 연산 결과 신호를 N2 노드로 출력한다.

NOR회로(250)는 전원공급 단자와 N2 노드 사이에 직렬로 연결된 MP23 트랜지스터, MP24 트랜지스터와, N2 노드와 전원접지(VSS) 단자 사이에 병렬로 연결된 MN22 트랜지스터, MN23 트랜지스터를 포함한다.

MP23 트랜지스터와 MN22 트랜지스터의 게이트는 N1 노드에 연결되고, MP24 트랜지스터와 MN23 트랜지스터의 게이트는 반전 클락신호(nclk)가 입력된다.

NOR회로(250)의 경우에도 MP21 트랜지스터의 게이트가 N0 노드에 연결되어, 피드백 경로(S)를 형성할 수 있다. 스캔 먹스 회로(10)의 출력신호가 N1 노드에 저장되는지 여부는 클락버퍼신호(CKb) 및 N0 노드의 신호(S)에 기초한다. MP21 트랜지스터는 전원공급 단자와 MP22 트랜지스터의 소스 단자 사이에 연결되고, 게이트에 인가되는 피드백신호(S)에 기초하여 턴온/턴오프 되므로 반전클락신호(nclk)의 천이에 의하여도 N1 노드에 저장된 신호(DN)가 유지될 수 있다.

도 10의 제1 래치 회로(10)는 NOR회로(250)로 동작하나, P타입 트랜지스터의 특성에 따라 반전 클락 생성 회로(52)에서 반전 클락 신호(nclk)를 생성하여 이용함으로써, 도 3 및 4에서 설명한 동작과 유사하게, 제1 래치 회로(25) 및 제2 래치 회로(30)에서 각각 입력 데이터(D)를 클락 신호(CK)의 천이에 따라 래치하였다가 전송할 수 있다.

도 11은 도 7의 플립플롭 회로의 레이아웃을 설명하기 위한 개념도이다.

복수 개의 플립플롭 회로는 하나의 클락 버퍼 회로 및 스캔 인버터 회로를 공유할 수 있다. 도 11에 도시된 예는 플립플롭 회로가 더블 하이트(Double Height)로 구현된 예이다. 본 명세서에서 하이트(Height)는 제1 전원 공급 메탈 라인과 제2 전원 공급 메탈 라인까지를 말한다. 싱글 하이트는 회로가 제1 전원 공급 메탈 라인과 제2 전원 공급 메탈 라인 사이에 배치되는 경우를 말하고, 더블 하이트는 회로가 3개의 전원 공급 메탈 라인 사이에 배치되는 경우를 말하며, 같은 원리로 3 이상의 전원 공급 메탈 라인 사이에 배치되는 회로를 멀티 하이트(Multi Height)로 구현된다고 하자.

도 11에서, 클락 버퍼 회로(CK buffer, 50) 및 스캔 인버터 회로(SE INV, 10)는 제1 플립플롭 회로(FF0) 및 제2 플립플롭 회로(FF1)에 각각 연결될 수 있다. 구체적으로, 제1 플릅플롭 회로(FF0)는 더블 하이트로서 제1 열(Col)에는 마스터 래치(Master latch(MP21, MP22, MN21), NOR 회로(250), 슬레이브 래치 중 일부(OAI 회로, 31, 32), 스캔 인버터(SE INV)를 포함하고, 제2 열(Col)에는 스캔 먹스 회로(10), 2개의 인버터 회로(Q0, QI0), 클락 버퍼 회로(CK buffer)를 포함할 수 있다. 제2 플립플롭 회로(FF1)는 제1열에 스캔 먹스 회로(10), 스캔 인버터 회로(SE INV,15), 2개의 인버터 회로(Q1, QI1, 33, 40)을 포함하고, 제2 열에 클락 버퍼 회로(CK buffer, 52), 마스터 래치(master latch D1, NOR D1), OAI 회로(31, 32)를 포함할 수 있다. 2개의 인버터 회로(Q0, QI0 또는 Q1, QI1)는 도 3의 인버터 회로(33,40)일 수 있다.

도시된 예는 스캔 인버터 회로(15)가 제2 플립플롭(FF1)의 제1열 중간에 배치되고, 클락 버퍼 회로(CK buffer, 도 1의 50)가 제2열의 제1 플립플롭(FF0)과 제2 플립플롭(FF1) 사이에 배치되었으나, 다른 실시예에 따라 복수의 플립플롭 회로에서 공유될 수 있는 스캔 인버터 회로(15) 및 클락 버퍼 회로(50)는 제1 플립 플롭(FF0)과 제2 플립플롭(FF1)의 중간에 둘다 배치될 수도 있고, 또다른 실시예에 따라 어느 하나의 플립 플롭(FF0 또는 FF1)의 일측에 배치될 수도 있으며 또다른 실시예에 따라 어느 하나의 플립 플롭의 중간에 배치될 수도 있다. 즉, 본 발명의 플릅플롭 회로는 도시된 예의 배치에 한정되지 않는다고 할 것이다.

도 12는 몇몇 실시예에 따른 플립플롭 회로의 레이아웃을 설명하기 위한 개념도이다.

몇몇 실시예에 따라 플립플롭회로는 도 12와 같이 구현될 수도있다. 하나의 플립플롭 회로(FF)는 도시된 바와 같이 더블 하이트로 구현가능하고, 제1 행에는 스캔 인버터 회로(15), 마스터 래치 중 일부 회로, 2개의 인버터들(INV x2), 제2 행에는 스캔 먹스 회로, 마스터 래치 중 NOR 회로, 슬레이브 래치 중 OAI 회로를 포함할 수 있다.

다만, 제1행의 스캔 인버터 회로(SE INV)와 스캔 출력회로(NAND2, QI1 INV), 제2행의 클락 버퍼(CK buffer, 53)는 인접한 플립플롭 회로(FF0)과의 사이에 배치될 수 있다. 즉, 인접한 제2 플립플롭 회로(FF1)는 몇몇 실시예에 따라 스캔 출력회로(NAND2, QI1 INV), 제2행의 클락 버퍼(CK buffer를 기준으로 제1 플립플롭 회로(FF0)와 좌우 대칭되는 형태로 배치될 수 있다.

인접한 제2 플립플롭 회로(FF)는 제1행에는 스캔 출력회로(NAND2), 옆에 슬레이브 래치 중 일부인 인버터(Q1,QI1 INV), 마스터 래치를 포함하고, 제2행에는 클락 버퍼 회로(CK buffer) 옆에 슬레이브 래치 중 OAI 회로, NOR 회로, 스캔먹스 회로를 포함할 수 있다.

도 13 내지 도 15는 도 8의 플립플롭 회로의 레이아웃의 일 실시예를 설명하기 위한 상면도이다. 도 13 내지 도 15는 도 9의 플립플롭 회로를 예시적으로 나타낸 것이다. 도 13은 몇몇 실시예에 따른 플립플롭 회로(110)를 FEOL(Front-End-Of-Line)까지 나타낸 상면도이고, 도 14는 MOL(Middle-Of-Line)까지 나타낸 상면도이며, 도 15는 BEOL(Back-End-Of-Line)까지 나타낸 상면도이다. 설명의 편의를 위해, 각각의 기능회로의 배치 상 차이점에 대해서만 설명하고, 도 6 내지 도 8과 중복되는 설명은 생략한다.

도 13 내지 도 15를 참고하면, 플립플롭 회로(110)는 더블 하이트로 배치된 복수의 기능 회로들을 포함할 수 있다. 플립플롭 회로(110)는 제1 행에는 스캔 인버터 회로(15), 스캔 먹스 회로(10), 클락 버퍼 회로(52), 출력 드라이버 회로(40), 슬레이브 래치 중 인버터 회로(33)를 포함할 수 있다. 플립 회로(110)는 제2 행에는 마스터 래치 회로(25), 슬레이브 래치 중 AOI회로(31,32)를 포함할 수 있다.

도 13을 참고하면, 도 9의 플립플롭에서 스캔 먹스 회로(10), 제1 래치회로(25), 제2 래치 회로(30), 출력 드라이버 회로(40) 및 클락 버퍼 회로(52)에 포함된 복수의 트랜지스터 중 일부 트랜지스터를 매칭하여 표시하였다. 전원입력 라인(PW1, PW2, PW3)은 제1 전압이 공급되는 공급전원 라인(PW1, PW3)과, 제2 전압이 공급되는 접지전원 라인(PW2)을 포함할 수 있다. 공급전원 라인(PW1, PW3)은 p형 트랜지스터에 전원을 공급하고, 접지전원 라인(PW2)은 n형 트랜지스터에 전원을 공급할 수 있다. 제1 활성 영역(Act1)은 p타입 불순물로 채워진 웰 영역일 수 있고, 제2 활성 영역(Act2)은 n타입 불순물로 채워진 웰 영역일 수 있다.

예를 들어 제1 래치 회로(25)의 트랜지스터 MN21, MN9, MN23, MN22은 제2 행(Col)의 게이트 스택(120)과 제2 활성 영역(ACT2)이 교차하는 위치에 형성되고, 트랜지스터 MP8, MP22, MP21, MP24, MP23는 제2 행(Col)의 게이트 스택(120)과 제1 활성 영역(ACT1)이 교차하는 위치에 형성될 수 있다.

도 13 내지 도 15의 레이아웃을 도 9에 도시된 제1 래치 회로(25)를 참고하면, MP21 트랜지스터의 게이트 스택(120)은 MP23 트랜지스터의 드레인 컨택(170)과 제1 메탈라인(M1, N0 노드)를 통해 연결된다. MN9 트랜지스터의 드레인 컨택(170), MN21 트랜지스터의 드레인 컨택, MP23 트랜지스터의 게이트 컨택 및 MN22 트랜지스터의 게이트 컨택은 제1 메탈라인(M1, N1 노드) 및 제2 메탈라인(M2)을 통해 연결된다. N2 노드의 제1 메탈라인 및 제2 메탈라인은 MN22 트랜지스터의 드레인 컨택, MN23 트랜지스터의 드레인 컨택, MP24트랜지스터의 드레인 컨택을 전기적으로 연결시킨다. 즉, 클락버퍼신호(CKb)는 제1 래치 회로(25)의 출력 라인인 N2 노드에서 생성되고, N2노드는 MP1 트랜지스터, 및 스캔먹스회로(10)에 연결되어 클락버퍼신호(CKb)를 게이트에 공급한다.

즉, 플립 플롭 회로(110) 내에서, 반전 클락 신호가 필요한 경우, 하나의 클락 버퍼 회로(52)에서 토글링되며 생성되는 반전 클락 신호가 복수 개, 복수 층의 메탈 라인을 통해 각각의 구성 회로에 연결되어, 반전 클락 신호(nclk)를 공급할 수도 있다. 그러나 본 발명의 경우 제1 래치 회로(25)의 N2 노드의 클락버퍼신호(CKb)를 이용할 경우, 메탈라인의 복잡한 라우팅 없이 더 적은 개수의 제1 메탈 라인 내지 제2 메탈라인을 이용할 수 있고, 설계상 편의성이 향상될 수 있다.

도 16 및 도 17은 몇몇 실시예에 따른 플립플롭 회로에서 기능회로의 배치를 설명하기 위한 개념도이다.

도 16을 참고하면, 하나의 스캔 아웃 회로(Scan Out), 스캔 인버터 회로(SE-inv,15), 클락 버퍼 회로(CK inv, 50)는 복수의 플립플롭 회로 사이에 배치되어, 복수의 플립플롭회로에서 공유될 수 있다. 즉, 하나의 스캔 아웃 회로(Scan Out), 스캔 인버터 회로(SE-inv), 클락 버퍼 회로(CK inv)는 제1 열에서 제1 플립플롭회로(FF1), 제2 플립플롭 회로(FF2) 사이에 배치되고, 제2 열에서 제1 플립플롭회로(FF3), 제2 플립플롭 회로(FF4) 사이에 배치될 수 있다.

몇몇 실시예에 따라 각각의 플립플롭회로는 1bit 단위로 동시에 동작할 수도 각각 별개로 동작할 수도 있다. 각각의 플립플롭 회로는 몇몇 실시예에 따라 싱글 하이트일 수도 잇고, 멀티 하이트 일 수도 있다. 일 예로 하나의 플립플롭 회로가 도 13 내지 도 15와 같이 더블 하이트로 구현된 경우 도 16의 플립플롭 레이아웃은 쿼드 하이트(Quad Height)로 4비트 래치와 같이 구현할 수 있다 구현된 것일 수 있다. 다른 예로 도 17과 같이 하나의 플립플롭 회로가 싱글 하이트로 구현된 경우 쿼드 하이트에서 8비트 플립플롭 레이아웃이 구현될 수도 있다.

도 18은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 도 10의 실시예들과의 차이점을 위주로 설명하나, 나머지 구성요소에 대한 설명은 동일하다 할 것이다.

몇몇 실시예에 따라 플립 플롭 회로(110)는 스캔 먹스 회로(10), 제1 래치 회로(25), 제2 래치 회로(30), 출력 드라이버 회로(40) 및 반전 클락 생성 회로(52)를 포함한다. 다만, 도 8의 플립플롭 회로(110)는 도 10과 달리 스캔 아웃 회로(80)를 더 포함한다.

스캔 아웃 회로(80)는 제2 래치 회로(30)의 피드백 단자에 연결된다. 보다 구체적으로 설명하면, 인버터(33)의 출력 단자에 연결된다. 스캔 아웃 회로(80)는 몇몇 실시예에 따라 인버터(81) 및 NAND 회로(83)를 포함한다. 인버터(81)는 출력 신호(QI)를 수신하여 반전시키고, 반전된 신호는 스캔 인에이블 신호(SE)와 NAND 연산되어 SQ신호로 출력된다.

도 18의 스캔 아웃 회로(80)가 포함된 플립 플롭 회로(110)는 도 16 또는 도 17의 회로에서, 멀티 플립 플롭 회로 중 가장 마지막 단의 플립플롭일 수 있다.

일 예로 도 17에서, 플립플롭 회로들이 FF0, FF1, FF2, FF3, FF4, FF5, FF6, FF7 순으로 연결된다고 가정하자. 앞단의 플립플롭 회로 출력은 뒷단의 플리플롭 회로 입력으로 연결된다. 예를 들면, FF0의 입력신호는 D0, SI, SE, CK 신호이고 FF0의 출력신호는 Q0, QI0(제2 래치회로 30의 QI)라고 가정하면, FF1의 입력신호는 QI0를 SI입력으로 수신한다. 나머지 FF0와 공통되도록 SE, CK를 입력할 수 있다. D는 별도로 수신하되, QI는 스캔체인에 따라 앞단의 플립플롭(40의 출력단자)에서 수신한다. 플립플롭 회로끼리 연결된 스캔체인(chain)이 구현되고, 가장 마지막 단의 플립플롭(FF7)은 도 18과 같이 스캔 아웃 회로(80)를 포함할 수 있다.

도 19은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 도 4의 실시예 간의 차이점을 위주로 설명하나, 나머지 구성요소에 대한 설명은 동일하다 할 것이다.

몇몇 실시예에 따라 제2 래치회로(30')는 도 16과 같이 전원공급 단자와 전원접지(VSS) 단자 사이에 직렬로 연결된 MPS 트랜지스터, MNS1 트랜지스터, MNS2 트랜지스터와 트라이스테이트 회로(35) 및 인버터 회로(36)로 구현할 수도 있다.

보다 구체적으로 제2 래치 회로(30')에서 MPS 트랜지스터, MNS1트랜지스터, MNS2트랜지스터는 전원공급 단자(VDD)와 전원접지(VSS) 단자 사이에 직렬로 연결될 수 있다. MPS트랜지스터의 게이트는 N2 노드에 연결되고, MPS 트랜지스터의 드레인 단자는 제2 래치회로(20)의 출력단자인 NS 노드에 연결될 수 있다. MNS1 트랜지스터 및 MNS2 트랜지스터는 NS노드와 전원접지단자(VSS) 사이에 직렬로 연결된다.

MNS1 트랜지스터의 게이트에는 클락신호(CK)가 입력되고, 데이터 인버터 회로(SINV)의 출력단자는 MNS2 트랜지스터의 게이트에 연결된다.

몇몇 실시예에 따라 제1 래치 회로(20)는 데이터 인버터 회로(SINV)를 더 포함할 수 있다. 즉, 제1 래치 회로(20)는 인버터 회로(MP1, MN1)와 MN2 트랜지스터, NAND 회로(220) 및 데이터 인버터 회로(SINV)를 포함할 수 있다. 데이터 인버터 회로(SINV)는 N1 노드와 제2 래치회로(30)의 MNS2 트랜지스터의 게이트 사이에 연결되어, N1 노드의 신호를 반전한 nDN신호를 MNS2 트랜지스터의 게이트로 제공한다.

앞서 설명한 대로, N1 노드는 로직 로우(L), N2 노드는 로직 하이(H)가 되므로, N2 노드의 신호를 클락버퍼신호(CKb)로 이용하고 데이터 인버터 회로(SINV)는 N1 노드의 신호(DN)를 반전하여(nDN) MNS2 트랜지스터에 제공할 수 있다. 즉, MPS 트랜지스터와 MNS2 트랜지스터는 게이트에 비반전 데이터 신호(nDN)가 제공되어야 하는데, MPS 트랜지스터는 N1 노드의 신호가 반전된 N2 노드의 클락버퍼신호(CKb)로 게이팅되고, MNS 트랜지스터는 데이터 인버터 회로(SINV)의 출력신호(nDN)으로 게이팅될 수 있다.

도시하지는 않았으나 몇몇 실시예에 따라, 도 19의 플립플롭 회로(100)는 도 9와 같이 리셋 트랜지스터(MPR, MNR 트랜지스터)를 더 포함할 수도 있다.

도 20은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 다른 실시예들과의 차이점을 위주로 설명하나, 나머지 구성요소에 대한 설명은 동일하다 할 것이다.

도 20을 참고하면, 제1 래치회로(20")는 N1 노드와 MN2 트랜지스터의 게이트 사이에 인버터 회로(230)를 더 포함할 수 있다. 인버터 회로(230)는 MPI 트랜지스터 및 MPN트랜지스터를 포함한다. N1 노드는 인버터 회로(230)의 입력단자 및 MN4 트랜지스터의 게이트에 연결되고, MN2 트랜지스터의 게이트는 인버터(230)의 출력 단자(NI)에 연결될 수 있다.

NAND 회로(220)의 MN4 트랜지스터의 게이트, 인버터(230)의 입력단자, 즉, MPI 트랜지스터의 게이트, MPN 트랜지스터의 게이트는 N1 노드에 연결되므로, MN2 트랜지스터의 게이트에는 N1 노드의 신호(DN)를 반전한 신호(S)가 인가될 수 있다.

도 21은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 다른 실시예들과의 차이점을 위주로 설명하나, 나머지 구성요소(20,30,40)의 회로 구성에 대한 설명은 도 3의 실시예와 동일하다 할 것이다.

도 21을 참고하면, 도 4와 달리 스캔 먹스 회로(10)는 전원공급 단자와 N1 노드 사이에 연결된 6개의 P타입 트랜지스터, N1 노드와 전원접지단자 사이에 연결된 6개의 N타입 트랜지스터를 포함할 수 있다.

스캔 먹스 회로(10)는 구체적으로 전원입력단자와 N1 노드 사이에 복수의 p형 트랜지스터(MP31, MP32, MP33)가 직렬로 연결되고, 전원입력단자와 N1 노드 사이에 복수의 p형 트랜지스터(MP34, MP35, MP36)가 직렬로 연결된다. 즉, 트랜지스터(MP31, MP32, MP33)와 p형 트랜지스터(MP34, MP35, MP36)는 전원공급 단자와 N1 노드 사이에서 서로 병렬로 연결된다.

또한, 스캔 먹스 회로(10)는 N1 노드와 전원접지(VSS) 단자 사이에 복수의 n형 트랜지스터(MN31, MN32, MN33)에 직렬로 연결되고, N1 노드와 전원접지(VSS) 단자 사이에 복수의 n형 트랜지스터(MN34, MN35, MN36)가 직렬로 연결된다. 즉, 트랜지스터(MN31, MN32, MN33)와 트랜지스터(MN34, MN35, MN36)는 전원접지(VSS) 단자 사이에서 서로 병렬로 연결된다.

스캔 인에이블 신호(SE)는 MP31 트랜지스터 및 MN36 트랜지스터의 게이트로 인가되고, 클락신호(CK)는 MP32 트랜지스터 및 MP36 트랜지스터의 게이트에 인가된다. 데이터 신호(D)는 MP33 트랜지스터 및 MN32 트랜지스터의 게이트에 인가되고, 반전 스캔인에이블 신호(nse)는 MP34 트랜지스터 및 MN33 트랜지스터의 게이트에 인가된다. 클락버퍼신호(CKb)는 MN31 트랜지스터, MN 34 트랜지스터의 게이트에 인가된다.

도시된 실시예의 스캔먹스 회로(10)는 클락 신호(CK)가 로직 로우일 때 MP32, MP36 트랜지스터가 턴온되고, MN31, MN34 트랜지스터가 턴오프되므로 도 4의 실시예와 동일하게 스캔 인에이블 신호(SE)가 인에이블되면, 스캔 입력 신호(SI) 또는 데이터 신호(D) 중 하나가 N1 노드로 출력될 수 있다.

한편, MP1, MN1, MN2 트랜지스터는 플립플롭 회로(100)의 입력 신호를 N1 노드로 붙잡고 있는 키퍼 트랜지스터로 동작하고, MP36, MP32, MN31, MN34 트랜지스터는 플립플롭 회로(100)에의 데이터 입력을 입력 받을 것인지, 받지 않을 것인지 결정하는 입력 컨트롤 트랜지스터로 동작할 수 있다.

도 22 내지 도 24는 도 21의 플립플롭 회로의 레이아웃을 설명하기 위한 상면도이다. 설명의 편의를 위해 도 6 내지 도 8와의 차이점을 위주로 설명한다.

도 22 내지 도 24의 플립플롭은 도 6 내지 도 8의 플립플롭과 달리 싱글 하이트로 구현된 것이다. 도 22는 도 21의 플립플롭 회로(100)를 FEOL(Front-End-Of-Line)까지 나타낸 상면도이고, 도 23은 MOL(Middle-Of-Line)까지 나타낸 상면도이며, 도 24은 BEOL(Back-End-Of-Line)까지 나타낸 상면도이다.

싱글 하이트로 구현된 레이아웃에서는 두개의 전원공급 라인 사이에 복수의 기능회로들이 Y방향으로 배치될 수 있다. 도시된 예에서는 Y방향으로 이격된 공급전원라인(PW1)과 접지전원라인(PW2) 사이에 클락 버퍼 회로(50), 스캔 먹스 회로(10), 제1 래치 회로(20), 제2 래치 회로(30) 및 출력 드라이버 회로(40)가 X방향으로 순차적으로 배치된 것이다.

도 22를 참고하여 제1 래치 회로(20)를 구체적으로 살펴보면, N1노드는 MN3 트랜지스터의 게이트 스택(120)과 MN4 트랜지스터의 게이트 스택에 걸쳐 형성되고, N2 노드는 MP1 트랜지스터의 게이트 스택에, N3 노드는 MN2 트랜지스터의 게이트 스택에 걸쳐 형성된다.

도 23 및 도 24에 매칭하여 살펴보면, N1 노드는 제1 메탈라인(M1)과 교차하면서 전기적으로 연결되고, N2 노드는 MP1 및 MP3, MP2트랜지스터에 걸친 제1 메탈라인과 교차하면서 전기적으로 연결된다. N3 노드는 MN3트랜지스터의 소스 컨택(170), MPT 트랜지스터의 드레인 컨택(170), MN2트랜지스터의 게이트 건택에 제1 메탈라인, 제2 메탈라인 내지 제3 메탈라인을 통해 전기적으로 서로 연결된다.

즉, 클락버퍼신호(CKb)는 N2 노드(즉 NAND회로의 출력 노드)를 통해 스캔 먹스 회로(10), MP1 트랜지스터, 제2 래치회로(30')에 각각 제공됨으로써 클락 버퍼 회로로부터의 PnR 효율성이 증대될 수 있고, 플립플롭 회로(100)의 동작상 내부에서 생성되는 클락버퍼신호를 활용함으로써 클락 동작 주파수에 보다 동기화되어 성능이 향상될 수 있다.

도 25는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 다른 실시예들과의 차이점을 위주로 설명하나, 중복되는 나머지 구성요소(15, 25, 30", 52)에 대한 설명은 도 10의 실시예와 동일하다 할 것이다.

도 25를 참고하면, 플립플롭 회로(100)는 스캔 먹스 회로(10'), 제1 래치 회로(25), 제2 래치 회로(30") 및 출력 드라이버 회로(40)를 포함할 수 있다.

제1 래치회로(25)는 도 10의 NOR회로(250)를 포함한 것과 동일하게 구현될 수 있다. 스캔 먹스 회로(10')는 도 21의 회로와 트랜지스터의 구현이 동일하나 NOR회로의 특성에 따라 MP32 트랜지스터, MP36 트랜지스터의 게이트에는 반전클락신호(nclk)가 입력되고, MN31 트랜지스터, MN34 트랜지스터의 게이트에는 N2노드가 연결된다.

몇몇 실시예에 따라 제2 래치 회로(30")는 AOI 회로(37,38) 및 인버터(33)를 포함할 수 있다.

도 26은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 26을 참고하면, 플립플롭 회로(100)는 스캔 먹스 회로(10), 제1 래치 회로(20'), 제2 래치 회로(30') 및 출력 드라이버 회로(40)를 포함할 수 있다. 도 3 또는 도 4의 스캔 먹스 회로(10) 및 도 19의 제2 래치 회로(30')와 동일하게 구현되므로 설명을 생략한다.

제1 래치 회로(20')는 MPT 트랜지스터를 더 포함할 수 있다. MPT 트랜지스터는 전원공급 단자와 N3 노드 사이에 연결되고, 게이트는 N1 노드에 연결되는 p형 트랜지스터이다.MPT 트랜지스터는 N1 노드의 신호(DN)로 턴온/턴오프됨으로써 N3 노드의 신호가 변화되고, N3 노드에 게이트가 연결된 MN2 트랜지스터 또는 MNS2 트랜지스터가 턴온/턴오프된다.

즉 MPT 트랜지스터와 MN4 트랜지스터는 N1 노드의 DN신호를 입력으로 하고, 이를 반전하여 N3 노드를 통해 S신호로 출력하는 인버터 회로의 역할을 할 수도 있다.

또한 N3 노드는 MPT 트랜지스터는 드레인 단자, MN2 트랜지스터의 게이트 단자와 함께 MNS2 트랜지스터의 게이트 단자에 연결되어, 제2 래치회로(30')의 입력신호(S)로서 동작하므로, 글리치(Glitch) 발생을 방지할 수 있다.

도 27는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 27를 참고하면, 플립플롭 회로는 스캔 먹스 회로(10"), 제1 래치 회로(20'), 제2 래치 회로(30') 및 출력 드라이버 회로(40)를 포함할 수 있다. 제1 래치 회로(20') 및 출력 드라이버 회로(40)는 도 26과 동일하므로 설명을 생략한다.

스캔 먹스 회로(10")는 스캔 인에이블 신호 및 반전 인에이블 신호(SE, nse)에 따라 데이터 신호(D) 및 스캔 입력 신호(SI)를 선택하는 멀티플렉서(11), 전원공급 단자와 전원접지 단자 사이에 직렬로 연결된 MP43, MP41, MN41, MN43 트랜지스터를 포함한다.

MP41 트랜지스터와 MN41 트랜지스터는 인버터 회로(61)를 형성하여 멀티플렉서(11)의 출력신호(DN)를 반전시킨다. 인버터 회로(61)는 클락신호(CK) 또는 클락버퍼신호(CKb)에 따라 출력신호(DN)를 N1 노드로 출력한다. MP41 트랜지스터의 소스 단자(A 노드)는 MP43 트랜지스터의 드레인 단자에 연결되고, MP43 트랜지스터의 소스 단자는 전원공급 단자에 연결된다. MN41 트랜지스터의 소스 단자(B 노드)는 MN43 트랜지스터의 드레인 단자에 연결되고, MN43 트랜지스터의 소스 단자는 전원접지단자에 연결된다. MP43 트랜지스터는 클락신호(CK)로 게이팅되고, MN43 트랜지스터는 N2 노드의 클락버퍼신호(CKb)로 게이팅된다.

제2 래치회로(30")는 전원공급 단자와 전원접지단자 사이에 직렬 연결된 MPS, MNS1, MNS2 트랜지스터, A노드와 B노드 사이에 연결된 인버터(65) 및 인버터(39)를 포함한다.

MPS 트랜지스터의 게이트는 N2 노드에 연결되고, MNS1 트랜지스터의 게이트는 클락신호(CK)가 인가되고, MNS2 트랜지스터의 게이트는 N3 노드가 연결된다. 인버터(65)는 스캔 먹스 회로(10")의 인버터(61)의 A노드 및 B노드에 각각 연결된다. 즉 인버터(65)와 인버터(61)은 수정 전원공급 단자(A노드) 및 수정 전원접지단자(B노드)를 공유한다.

도 28은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 28을 참고하면, 플립플롭 회로는 스캔 먹스 회로(10"), 제1 래치 회로(20'), 제2 래치 회로(30') 및 출력 드라이버 회로(40)를 포함할 수 있다. 스캔 먹스 회로(10"), 제2 래치 회로(20') 및 출력 드라이버 회로(40)는 도 27과 동일하므로 설명을 생략한다.

제1 래치 회로(20')는 MPR 리셋 트랜지스터 및 MPN 리셋 트랜지스터를 더 포함한다. MPR 리셋 트랜지스터는 전원공급 단자 및 NR 노드 사이에 연결되고, MPN 리셋 트랜지스터는 제1 래치 회로(20')의 출력단인 N2 노드와 전원접지단자 사이에 연결되어 각각 리셋 신호(R)에 의해 게이팅된다.

NAND 회로(220)는 NR 노드와 전원접지단자 사이에 연결된다. 즉, MP2 트랜지스터, MP3 트랜지스터는 NR 노드와 N2 노드 사이에 병렬로 각각 소스 및 드레인 단자가 연결된다.

MPT 트랜지스터는 NR 노드와 N3 노드 사이에 연결되어, N1 노드의 신호로 게이팅된다.

도 29는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 29를 참고하면, 플립플롭 회로는 D 플립플롭 회로(10'), 제1 래치 회로(20'), 제2 래치 회로(30") 및 출력 드라이버 회로(40)를 포함할 수 있다. 제1 래치 회로(20') 제2 래치 회로(30') 및 출력 드라이버 회로(40)는 도 28과 동일하므로 설명을 생략한다.

플립플롭 회로는 스캔 먹스 회로를 이용하지 않을 수 있다. 즉, 플립플롭 회로는 제1 래치 회로(20')의 앞단에 D 플립플롭 회로(10')를 포함할 수 있다. D 플립플롭 회로는 전원전압단자(VDD)와 A 노드 사이에 연결된 MP44 트랜지스터, A노드와 N1노드 사이에 직렬로 연결되는 MP51 트랜지스터 및 MP52 트랜지스터, A 노드와 N1 노드 사이에 직렬로 연결되면서, MP51, MP52 트랜지스터와 서로 병렬인, MP53 트랜지스터 및 MP54 트랜지스터를 포함한다. 또한 D플립플롭은 N1 노드와 B노드 사이에 직렬로 연결되는 MN52 트랜지스터 및 MN53 트랜지스터, N1 노드와 B 노드 사이에 직렬로 연결되면서, MN52, MN53 트랜지스터와 서로 병렬인 MN54 트랜지스터와 MN 51 트랜지스터, B노드와 전원접지단자(VSS) 사이에 연결되는 MN44 트랜지스터를 포함할 수 있다.MP51 트랜지스터와 MN51 트랜지스터는 스캔 인에이블 신호(SE)로 게이팅되고, MP52 트랜지스터와 MN52 트랜지스터는 데이터 신호(D)로 게이팅되며, MP53 트랜지스터와 MN53트랜지스터는 반전스캔인에이블신호(nse)로 게이팅되고, MP54 트랜지스터와 MN54 트랜지스터는 스캔입력신호(SI)로 게이팅될 수 있다. 또한 MP44 트랜지스터와 MN44 트랜지스터는 각각 클락신호(CK)와 클락버퍼신호(CKb)로 게이팅될 수 있다.

도 29의 플립플롭회로는 D 플립플롭을 스캔 먹스 회로보다 적은 개수의 트랜지스터를 이용하여 데이터, 스캔입력신호, 스캔인에이블신호, 클락 신호에 기초하여 제1 래치회로(20')로 데이터를 입력할 수 있다.

도 30은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 30을 참조하면, 플립플롭 회로는 스캔 먹스 회로(10"), 제1 래치 회로(20'), 제2 래치 회로(30") 및 출력 드라이버 회로(40)를 포함할 수 있다. 제1 래치 회로(20'), 제2 래치 회로(30") 및 출력 드라이버 회로(40)는 도 24와 동일하므로 설명을 생략한다.

스캔 먹스 회로(10")는 복수의 p형 트랜지스터(MP43, MP51, MP52, MP53, MP54) 및 복수의 n형 트랜지스터(MN43, MN51, MN52, MN53, MN54)를 포함한다.

MP43 트랜지스터는 전원공급 단자 및 A노드 사이에 연결되어 게이트에 클락신호(CK)가 인가된다. MN43 트랜지스터는 전원접지단자 및 B노드 사이에 연결되어 게이트에 클락버퍼신호(CKb)가 인가된다. A노드와 B노드 사이에 MP51 트랜지스터, MP52 트랜지스터, MN52 트랜지스터, MN53 트랜지스터가 직렬로 연결되고, A노드와 B노드 사이에 MP53 트랜지스터, MP54 트랜지스터, MN54 트랜지스터, MN51 트랜지스터가 직렬로 연결된다.

스캔인에이블 신호(SE)는 MP51 트랜지스터, MN51 트랜지스터의 게이트에, 데이터 신호(D)는 MP52 트랜지스터, MN52 트랜지스터의 게이트에 인가된다. 반전 스캔 인에이블신호(nse)는 MP53 트랜지스터, MN53 트랜지스터의 게이트에, 스캔 입력 신호(SI)는 MP54 트랜지스터, MN54 트랜지스터의 게이트에 인가된다.

MPT 트랜지스터의 드레인 단자를 MN3 트랜지스터의 드레인 단자와 함께 N3 노드로 연결함으로써, 도 16의 데이터 인버터 회로(SINV) 대신, MN4 트랜지스터와 함께 N1 노드를 입력받아 N3 노드로 출력하는 인버터 역할을 할 수 있다. 즉, 도 16의 데이터 인버터 회로(SINV) 보다 트랜지스터의 개수를 줄일 수 있다.

또한 제2 래치 회로(30")의 인버터(65)에서 MP42 트랜지스터의 소스단자는 A노드에 연결되고, MN42 트랜지스터의 소스 단자는 B노드에 연결되고, 제2 래치 회로(30")에서 클락 신호(CK)를 수신하기 위한 트랜지스터의 개수가 줄어듬으로써, 클락 신호의 토글링 슬로프(slope)에 대한 의존도(dependency)가 줄어들 수 있다. 즉, 저전압에서도 보다 효율적으로 동작할 수 있다.

도 31은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 31의 플립플롭 회로(100")는 제1 래치 회로(20')에 NOR 회로(70)를 더 포함할 수 있다. 스캔 먹스 회로(10"), 제2 래치 회로(30"), 출력 드라이버 회로(40)는 도 24의 플립플롭 회로와 중복되므로 설명을 생략한다.

제1 래치 회로(20')는 전원공급 단자와 전원접지(VSS) 단자 사이에 직렬로 연결되는 인버터 회로(210) 및 MN2 트랜지스터, 그리고 인버터 회로(210)의 출력신호와 클락 신호(CK)를 입력으로 하는 NAND 회로(220)를 포함할 수 있다. 예를 들어 인버터 회로(210)는 MP1 트랜지스터 및 MN1 트랜지스터를 포함할 수 있고, MN2 트랜지스터는 MN1 트랜지스터의 소스 단자와 전원접지(VSS) 단자 사이에 직렬로 연결되면서 게이트는 N3 노드에 연결될 수 있다.될 수 있다.

MP1 트랜지스터의 게이트는 N1 노드에 연결되고, MN1 트랜지스터의 게이트는 클락 신호(CK)가 공급되며, MN2 트랜지스터의 게이트는 N3 노드에 연결된다. MP1 트랜지스터, MN2 트랜지스터 및 MN1 트랜지스터는 클락신호(CK), 클락버퍼신호(CKb) 및 S 신호에 따라 스캔 먹스 회로(10)의 출력신호를 수신하여 N1 노드에 저장한다.

NAND 회로(220)는 전원공급 단자와 N2 노드 사이에 직렬로 연결된 MPC 트랜지스터와 MP2 트랜지스터, 전원공급 단자와 N2 노드 사이에 연결된 MP3 트랜지스터와, N2 노드와 전원접지(VSS) 단자 사이에 직렬로 연결된 MN3 트랜지스터 및 MN4 트랜지스터를 포함할 수 있다. MPC 트랜지스터의 게이트는 NOR 회로(70)의 출력단에 연결되어 CKC 신호에 따라 턴온/턴오프된다.

MN3 트랜지스터는 N2 노드와 N3 노드 사이에 연결되고, MN4 트랜지스터는 N3 노드와 전원접지(VSS) 단자 사이에 연결된다. MP2 트랜지스터와 MN4 트랜지스터는 게이트에 N1 노드가 연결되고, MP3 트랜지스터 및 MN3 트랜지스터는 게이트에 클락 신호(CK)가 공급될 수 있다.

제1 래치 회로(20')는 MPT 트랜지스터를 더 포함할 수 있다. MPT 트랜지스터는 전원공급 단자와 N3 노드 사이에 연결되고, 게이트는 N1 노드에 연결되는 p형 트랜지스터이다.

NOR 회로(70)는 ND 노드 및 인버터(39)의 출력신호(QB)를 입력받아 CKC신호를 출력한다. ND 노드는 스캔 인에이블 신호 및 반전 인에이블 신호(SE, nse)에 따라 데이터 신호(D) 및 스캔 입력 신호(SI)를 선택하는 멀티플렉서(11)의 출력신호(DN)가 출력된다.

즉, CKC 신호는 제2 래치 회로(30)의 반전 출력 신호(QB)과 제1 래치 회로(20')의 반전 입력 신호(DN)를 비교하여, 두 신호가 다를 경우에만 MPC 트랜지스터 및 MNC 트랜지스터를 게이팅하여 NAND 회로(220)를 동작시키고, N2 노드의 신호를 NS 노드로 래치될 수 있도록 한다.

즉, 두 신호(QB, DN)가 같은 경우에는 플립 플롭 회로(100)가 동작하지 않아도 되는 경우로서 클락 신호의 토글링으로 인한 불필요한(redundant) 파워소모를 줄일 수 있도록 한다.

도 32은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 32을 참고하면, 플립플롭 회로(100)는 스캔 먹스 회로(10), 제1 래치 회로(20'), 제2 래치 회로(30') 및 출력 드라이버 회로(40)를 포함할 수 있다. 도 23의 제1 래치 회로(20')와의 차이점을 위주로 설명한다.

제1 래치 회로(20')는 MPT 트랜지스터를 더 포함할 수 있다. MPT 트랜지스터는 N10 노드와 N3 노드 사이에 연결되고, 게이트는 N1 노드에 연결되는 p형 트랜지스터이다.

제1 래치 회로(20')에 포함되는 NAND 회로(220)는 N10 노드와 전원 접지 단자 사이에 연결되어 N1신호와 클락 신호를 NAND 연산하여 N2 노드로 출력한다.

N3 노드는 MN3 트랜지스터의 소스 단자, MN2 트랜지스터의 게이트 단자, MNS2 트랜지스터의 게이트 단자에 연결된다. N10 노드는 리셋 트랜지스터(MPR)의 드레인 단자 및 MP2 트랜지스터의 소스 단자, MP3 트랜지스터의 소스 단자에 연결된다.

MPT 트랜지스터는 N1 노드의 신호(DN)로 턴온/턴오프됨으로써 N3 노드의 신호가 변화되고, N3 노드에 게이트가 연결된 MN2 트랜지스터 또는 MNS2 트랜지스터가 턴온/턴오프된다. 따라서 MN1 트랜지스터 또는 MNS1 트랜지스터의 전하 누설을 방지할 수 있다.

제1 래치 회로(20')는 MPR 리셋 트랜지스터 및 MPN 리셋 트랜지스터를 더 포함한다. MPR 리셋 트랜지스터는 전원공급 단자 및 N10 노드 사이에 연결되고, MPN 리셋 트랜지스터는 N2 노드와 전원접지단자 사이에 연결되어 각각 리셋 신호에 의해 게이팅된다.

도 33 내지 도 35은 몇몇 실시예에 따른 플립플롭 회로의 레이아웃을 설명하기 위한 상면도이다. 도 33은 몇몇 실시예에 따른 플립플롭 회로(110)를 FEOL(Front-End-Of-Line)까지 나타낸 상면도이고, 도 34은 MOL(Middle-Of-Line)까지 나타낸 상면도이며, 도 35은 BEOL(Back-End-Of-Line)까지 나타낸 상면도이다. 설명의 편의를 위해, 각각의 기능회로의 배치 상 차이점에 대해서만 설명하고, 도 6 내지 도 8과 중복되는 설명은 생략한다.

도 33 내지 도 35에 도시된 실시예에 따르면, 플립플롭 회로는 싱글 하이트로 구현될 수 있다. 도시된 레이아웃은 도 4의 플립플롭 회로를 도시한 것이다. 좌측부터 차례로 스캔 인에이블 회로(15), 스캔먹스회로 및 제1 래치 회로의 피드백회로(230), NAND 회로(220), 제2 래치회로 중 OAI회로(31, 32), 인버터 회로(33) 및 출력 드라이버 회로(40)로 배치될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10 : 스캔 먹스 회로
20 : 마스터 래치 회로
30 : 슬래이브 래치 회로
40 : 출력 드라이버 회로
50 : 클락 버퍼 회로
100 : 플립플롭회로

Claims (20)

1. 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터, 제1 N타입 트랜지스터 및 제2 N타입 트랜지스터;
   상기 제1 P타입 트랜지스터의 드레인 단자와 상기 제1 N타입 트랜지스터의 드레인단자가 연결된 제1노드; 및
   상기 제1노드 및 클락 신호를 입력받아 NAND 연산을 하고 제2노드로 출력하는 NAND 회로를 포함하고,
   상기 NAND 회로는
   상기 전원공급 단자와 상기 제2노드 사이에 병렬로 연결된 제2 P타입 트랜지스터 및 제3 P타입 트랜지스터;
   상기 제2노드와 상기 전원접지단자 사이에 직렬로 연결된 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터를 포함하고,
   상기 제2 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고,
   상기 제1 N타입 트랜지스터, 상기 제3 P타입 트랜지스터 및 상기 제3N타입 트랜지스터의 게이트는 상기 클락신호가 입력되고,
   상기 제1 P타입 트랜지스터의 게이트는 상기 제2노드에 연결되는 것인, 마스터 래치 회로.
2. 제1항에 있어서,
   상기 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터에 공통으로 연결되는 제3노드는 상기 제2N타입 트랜지스터의 게이트에 연결되는, 마스터 래치 회로.
3. 제1항에 있어서,
   상기 전원공급 단자와 상기 제2 P타입 트랜지스터의 소스 단자 사이에 연결되고, 게이트에 리셋신호가 인가되는 P타입 리셋 트랜지스터; 및
   상기 제2노드와 상기 전원출력단자 사이에 연결되고, 게이트에 상기 리셋신호가 인가되는 N타입 리셋 트랜지스터를 더 포함하는, 마스터 래치 회로.
4. 제1항에 있어서, 상기 마스터 래치 회로의 출력은 슬레이브 래치 회로에 제공되고, 상기 슬레이브 래치 회로는 상기 클락 신호에 따라 상기 제2노드의 신호를 저장하였다가 출력하는 OAI(OR-AND-Inverter) 회로를 포함하는 것인, 마스터 래치 회로.
5. 제4항에 있어서, 상기 OAI회로는
   상기 전원공급 단자와 상기 전원접지단자 사이에 직렬로 연결되는 제9 P타입 트랜지스터, 제9 N타입 트랜지스터, 제10 N타입 트랜지스터;
   상기 제9 P타입 트랜지스터의 드레인 단자와 상기 제9 N타입 트랜지스터의 드레인 단자를 연결하는 상기 제4노드;
   상기 제9 N타입 트랜지스터의 소스 단자와 제10 N타입 트랜지스터의 드레인 단자를 연결하는 제5노드;
   상기 전원공급 단자와 상기 제4노드 사이에 직렬로 연결된 제10 P타입 트랜지스터, 제11 P타입 트랜지스터;
   상기 제4노드와 상기 제5노드 사이에 연결된 제11 N타입 트랜지스터; 및
   상기 제4노드의 신호를 반전하여 상기 제10 P타입 트랜지스터 및 상기 제11 N타입 트랜지스터의 게이트로 입력하는 제3 인버터 회로를 포함하고,
   상기 제9 P타입 트랜지스터의 게이트는 상기 제2노드에 연결되고,
   상기 제11 P타입 트랜지스터 및 상기 제9 N타입 트랜지스터의 게이트는 상기 클락신호를 입력받는 것인, 마스터 래치 회로.
6. 제5항에 있어서, 상기 제9 P타입 트랜지스터 및 상기 제10 N타입 트랜지스터의 게이트는 상기 제2노드에 연결된 것인, 마스터 래치 회로.
7. 제5항에 있어서, 상기 마스터 래치 회로는
   상기 제1노드의 신호를 반전하는 제4 인버터 회로를 더 포함하고,
   상기 제10 N타입 트랜지스터의 게이트는 상기 제4 인버터 회로의 출력단자와 연결되는 것인, 마스터 래치 회로.
8. 제1항에 있어서, 상기 제1노드의 신호를 반전하여 상기 제2 N타입 트랜지스터의 게이트로 입력하는 제5 인버터 회로를 더 포함하는 것인, 마스터 래치 회로.
9. 전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터,제2 P타입 트랜지스터, 제1 N타입 트랜지스터;
   상기 제2 P타입 트랜지스터과 상기 제1 N타입 트랜지스터가 공통으로 연결된 제1노드;
   상기 제1노드 및 반전 클락 신호를 입력받아 NOR 연산을 하고 제2노드로 출력하는 NOR 회로;를 포함하고,
   상기 NOR 회로는
   상기 전원공급 단자와 상기 제2노드 사이에 직렬로 연결된 제3 P타입 트랜지스터 및 제4 P타입 트랜지스터;
   상기 제3 P타입 트랜지스터와 상기 제4 P타입 트랜지스터가 공통으로 연결된 제3노드;
   상기 제2노드와 상기 전원접지단자 사이에 병렬로 연결된 제2 N타입 트랜지스터 및 제3 N타입 트랜지스터를 포함하고,
   상기 제3 P타입 트랜지스터와 상기 제2N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고,
   상기 제3N타입 트랜지스터, 상기 제4 P타입 트랜지스터 및 상기 제2 P타입 트랜지스터의 게이트는 반전 클락신호가 입력되고,
   상기 제1 N타입 트랜지스터의 게이트는 상기 제2노드가 연결되는, 마스터 래치 회로.
10. 제9항에 있어서, 상기 마스터 래치 회로는
    스캔인에이블 신호, 상기 반전 클락 신호 및 상기 제2노드의 신호에 따라 데이터 신호 또는 스캔 입력신호를 상기 제1노드로 제공하는 스캔 먹스 회로와 연결되고,
    상기 스캔 먹스 회로는
    상기 제1노드에 출력단자가 연결되고, 상기 반전 클락 신호 또는 상기 제2노드의 신호에 따라 상기 데이터 신호 또는 상기 스캔 입력 신호를 출력하는 제1인버터 회로; 및
    상기 제1인버터의 일단과 상기 전원공급 단자 사이에서 직렬로 연결된 제4 P타입 트랜지스터와 제5 P타입 트랜지스터;
    상기 제1인버터의 일단과 상기 전원공급 단자 사이에서 직렬로 연결된 제6 P타입 트랜지스터와 제7 P타입 트랜지스터;
    상기 제1인버터의 타단과 상기 전원접지단자 사이에서 직렬로 연결된 제4 N타입 트랜지스터와 제5 N타입 트랜지스터; 및
    상기 제1인버터의 타단과 상기 전원접지단자 사이에서 직렬로 연결된 제6 N타입 트랜지스터와 제7 N타입 트랜지스터를 포함하고,
    상기 제4 P타입 트랜지스터와 상기 제6 N타입 트랜지스터의 게이트는 상기 스캔인에이블 신호가 입력되고,
    상기 제5 P타입 트랜지스터와 상기 제5 N타입 트랜지스터의 게이트는 상기 데이터 신호가 입력되고,
    상기 제6 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 반전스캔인에이블 신호가 입력되고,
    상기 제7 P타입 트랜지스터와 상기 제7 N타입 트랜지스터의 게이트는 상기 스캔 입력신호가 입력되는 것인, 마스터 래치 회로.
11. 제9항에 있어서, 상기 마스터 래치 회로는
    스캔인에이블 신호, 상기 반전 클락 신호 및 상기 제2노드의 신호에 따라 데이터 신호 또는 스캔 입력신호를 상기 제1노드로 제공하는 스캔 먹스 회로와 연결되고,
    상기 스캔 먹스 회로는
    상기 전원공급 단자와 상기 제1노드 사이에 직렬로 연결되어, 각 게이트에 상기 스캔인에이블 신호, 상기 반전 클락 신호, 상기 데이터 신호가 입력되는 3개의 제8 P타입 트랜지스터들;
    상기 전원공급 단자와 상기 제1노드 사이에 직렬로 연결되어, 각 게이트에 반전스캔인에이블 신호, 상기 스캔 입력 신호, 상기 반전 클락 신호가 입력되는 3개의 제9 P타입 트랜지스터들;
    상기 제1노드와 상기 전원접지단자 사이에 직렬로 연결되어, 각 게이트에 상기 제2노드의 신호, 상기 데이터 신호 및 상기 반전 스캔인에이블 신호가 입력되는 3개의 제8 N타입 트랜지스터들; 및
    상기 제1노드와 상기 전원접지단자 사이에 직렬로 연결되어, 각 게이트에 상기 제2노드의 신호, 상기 스캔 입력신호 및 상기 스캔인에이블 신호가 입력되는 3개의 제9 N타입 트랜지스터들을 포함하는, 마스터 래치 회로.
12. 플립플롭 회로에 있어서,
    상기 플립플롭 회로는
    제1노드에 출력단자가 연결된 스캔먹스 회로, 상기 제1노드와 제2노드 사이에 연결된 제1 래치 회로, 상기 제2노드와 제3노드 사이에 연결된 제2 래치회로, 상기 제3노드의 신호를 드라이빙하여 출력하는 출력 드라이빙 회로를 포함하고,
    상기 제1 래치회로는
    전원공급 단자와 전원접지단자 사이에 직렬로 연결된 제1 P타입 트랜지스터, 제1 N타입 트랜지스터 및 제2 N타입 트랜지스터;
    상기 제1노드 및 클락 신호를 입력받아 NAND 연산을 하고 상기 제2노드로 출력하는 NAND 회로를 포함하고,
    상기 NAND 회로는
    상기 전원공급 단자와 상기 제2노드 사이에 병렬로 연결된 제2 P타입 트랜지스터 및 제3 P타입 트랜지스터; 및
    상기 제2노드와 상기 전원접지단자 사이에 직렬로 연결된 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터를 포함하고,
    상기 제1 P타입 트랜지스터의 드레인 단자와 상기 제1 N타입 트랜지스터의 드레인단자는 상기 제1노드에 연결되고,
    상기 제2 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고,
    상기 제1 N타입 트랜지스터, 상기 제3 P타입 트랜지스터 및 상기 제3N타입 트랜지스터의 게이트는 상기 클락신호가 입력되고,
    상기 제1 P타입 트랜지스터의 게이트는 상기 제2노드에 연결되는 것인, 플립플롭 회로.
13. 제12항에 있어서,
    상기 제3 N타입 트랜지스터 및 제4 N타입 트랜지스터에 공통으로 연결되는 제4노드는 상기 제2N타입 트랜지스터의 게이트에 연결되는, 플립플롭 회로.
14. 제12항에 있어서, 상기 스캔 먹스 회로는
    상기 제1노드에 출력단자가 연결되고, 상기 클락 신호 또는 상기 제2노드의 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 제1인버터 회로; 및
    상기 제1인버터의 일단과 상기 전원공급 단자 사이에서 직렬로 연결된 제4 P타입 트랜지스터와, 제5 P타입 트랜지스터;
    상기 제1인버터의 일단과 상기 전원공급 단자 사이에서 직렬로 연결된 제6 P타입 트랜지스터와, 제7 P타입 트랜지스터;
    상기 제1인버터의 타단과 상기 전원접지단자 사이에서 직렬로 연결된 제5 N타입 트랜지스터와, 제6 N타입 트랜지스터; 및
    상기 제1인버터의 타단과 상기 전원접지단자 사이에서 직렬로 연결된 제7 N타입 트랜지스터와, 제8 N타입 트랜지스터을 포함하고,
    상기 제4 P타입 트랜지스터와 상기 제7 N타입 트랜지스터의 게이트는 상기 스캔인에이블 신호가 입력되고,
    상기 제5 P타입 트랜지스터와 상기 제6 N타입 트랜지스터의 게이트는 상기 데이터 신호가 입력되고,
    상기 제6 P타입 트랜지스터와 상기 제5 N타입 트랜지스터의 게이트는 반전스캔인에이블 신호가 입력되고,
    상기 제7 P타입 트랜지스터와 상기 제8 N타입 트랜지스터의 게이트는 상기 스캔 입력신호가 입력되는 것인, 플립플롭 회로.
15. 제12항에 있어서, 상기 NAND 회로는
    상기 전원공급 단자와 상기 제2 P타입 트랜지스터의 소스 단자 사이에 연결되고, 게이트에 리셋신호가 인가되는 P타입 리셋 트랜지스터; 및
    상기 제2노드와 상기 전원출력단자 사이에 연결되고, 게이트에 상기 리셋신호가 인가되는 N타입 리셋 트랜지스터를 더 포함하는, 플립플롭 회로.
16. 멀티 비트 플립플롭 회로에 있어서,
    스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호로 생성하는 스캔 인버터 회로;
    클락 신호를 반전 클락 신호로 생성하는 클락 버퍼 회로;
    스캔 인버터 회로 또는 상기 클락 버퍼 회로에 전기적으로 연결되고, 각각이 제1 방향으로 인접하게 배열되는 복수의 제1 플립플롭 회로; 및
    각각이 제1방향으로 인접하게 배열되면서 상기 제1 플립플롭 회로와 제2 방향으로 인접하고, 상기 클락 버퍼 회로 및 상기 스캔 인버터 회로에 전기적으로 연결되는 복수의 제2 플립플롭 회로를 포함하고,
    상기 제1 플립플롭 회로 및 상기 제2 플립플롭 회로 각각은
    제1 방향으로 서로 이격되어 배치되는 제1 내지 제3 전원입력라인;
    상기 제1 전원입력 라인과 상기 제2 전원입력 라인 사이에 배치되는 스캔 먹스 회로, 출력 드라이버 회로 및 제1 인버터를 포함하는 제1행; 및
    상기 제2 전원입력 라인 및 상기 제3 전원입력라인 사이에 배치되는 제1 래치 회로 및 AOI(AND OR Inverter) 회로를 포함하는 제2행을 포함하고,
    상기 제1 래치 회로는
    상기 제3 전원입력 라인에 연결된 제1 전원공급 단자 및 상기 제2 전원입력 라인에 연결된 제1 전원접지 단자 사이에 직렬로 연결된 제1 P타입 트랜지스터와, 제2 P타입 트랜지스터와, 제1 N타입 트랜지스터;
    상기 제2 P타입 트랜지스터의 드레인 단자, 상기 제1 N타입 트랜지스터의 드레인단자 및 상기 스캔 먹스 회로의 출력 단자와 연결된 제1노드;
    상기 제1노드 및 반전 클락 신호를 입력받아 NOR 연산을 하고 제2노드로 출력하는 NOR 회로;를 포함하고,
    상기 NOR 회로는
    상기 제1 전원공급 단자와 상기 제2노드 사이에 직렬로 연결된 제3 P타입 트랜지스터 및 제4 P타입 트랜지스터;
    상기 제2노드와 상기 제1 전원접지단자 사이에 병렬로 연결된 제2 N타입 트랜지스터 및 제3 N타입 트랜지스터를 포함하고,
    상기 제3 P타입 트랜지스터와 상기 제2N타입 트랜지스터의 게이트는 상기 제1노드에 연결되고,
    상기 제3 N타입 트랜지스터, 상기 제4 P타입 트랜지스터 및 상기 제2 P타입 트랜지스터의 게이트는 상기 반전 클락신호가 입력되고,
    상기 제1 N타입 트랜지스터의 게이트는 상기 제2노드가 연결되는, 멀티 비트 플립플롭 회로.
17. 제16항에 있어서, 상기 제1 플립플롭 회로 및 상기 제2 플립플롭 회로 각각은 제2 래치회로를 더 포함하고,
    상기 제2 래치회로는
    상기 반전 클락 신호에 따라 상기 제2노드의 신호를 저장하였다가 제4노드로 출력하는 상기 AOI(AND-OR-Inverter) 회로; 및
    상기 제4노드의 신호를 반전하여 상기 AOI 회로에 제공하는 상기 제1인버터 회로를 더 포함하는, 멀티 비트 플립플롭 회로.
18. 제16항에 있어서, 상기 제1 래치 회로는
    상기 전원공급 단자와 제3노드 사이에 연결되어 상기 제1노드의 신호로 게이팅되는 중간 p타입 트랜지스터를 더 포함하고,
    상기 제3노드는 상기 제2 N타입 트랜지스터의 게이트, 상기 제3 N타입 트랜지스터의 소스 단자에 연결되는 것인, 멀티비트 플립플롭 회로.
19. 제16항에 있어서, 상기 제1 플립플롭 회로 및 상기 제2 플립플롭 회로 각각은
    상기 스캔 인에이블 신호 및 상기 제2 노드의 신호에 따라 데이터 신호 또는 스캔 입력신호를 상기 제1 래치 회로에 제공하는 스캔 먹스 회로를 더 포함하고,
    상기 스캔 먹스 회로는
    상기 전원공급 단자 및 제4노드 사이에 연결되어 상기 클락 신호에 따라 게이팅되는 제5 P타입 트랜지스터;
    상기 전원접지단자 및 제5노드 사이에 연결되어 상기 제2 노드의 신호에 따라 게이팅되는 제5 N타입 트랜지스터;
    상기 제4노드와 상기 제1 노드 사이에 직렬로 연결되고, 게이트에 상기 스캔인에이블 신호가 인가되는 제6 P타입 트랜지스터 및 게이트에 데이터 신호가 인가되는 제7 P타입 트랜지스터;
    상기 제4노드와 상기 제1노드 사이에 직렬로 연결되고, 게이트에 상기 반전스캔인에이블 신호가 인가되는 제8 P타입 트랜지스터 및 게이트에 스캔입력 신호가 인가되는 제9 P타입 트랜지스터;
    상기 제5노드와 상기 제1노드 사이에 직렬로 연결되고, 게이트에 상기 스캔인에이블 신호가 인가되는 제6 N타입 트랜지스터 및 게이트에 상기 스캔입력 신호가 인가되는 제7 N타입 트랜지스터;
    상기 제5노드와 상기 제1노드 사이에 직렬로 연결되고, 게이트에 상기 반전스캔인에이블 신호가 인가되는 제8 N타입 트랜지스터 및 게이트에 상기 데이터 신호가 인가되는 제9 N타입 트랜지스터를 포함하는, 멀티비트 플립플롭 회로.
20. 제19항에 있어서, 상기 제1 플립플롭 회로 및 상기 제2 플립플롭 회로 각각은
    상기 제2노드에 연결되는 제2 래치 회로를 더 포함하고,
    상기 제2 래치 회로는
    상기 전원공급 단자 및 상기 전원접지단자 사이에 직렬로 연결되고, 게이트가 상기 제2노드에 연결되는 제10 P타입 트랜지스터, 게이트가 상기 클락 신호가 인가되는 제10 N타입 트랜지스터, 게이트에 상기 제3 N타입 트랜지스터의 소스 단자가 연결되는 제11 N타입 트랜지스터;
    상기 제10 P타입 트랜지스터의 드레인 단자의 신호를 입력받아 반전하는 제2 인버터; 및
    상기 제2 인버터의 출력신호를 입력받아 반전하여 상기 제2 인버터의 입력으로 피드백하는 제3 인버터를 포함하고,
    상기 제3 인버터의 전원공급 단자는 상기 제4노드에 연결되고, 상기 제3 인버터의 전원접지단자는 상기 제5노드에 연결되는 것인, 멀티비트 플립플롭 회로.

Images