TWI811500B - 半導體電路 - Google Patents

Abstract

本發明揭露一種半導體電路及半導體電路的佈局系統，所述半導體電路包括：鎖存器；回饋反相器，經由第一節點接收所述鎖存器的輸出訊號，且因應於所述鎖存器的所述輸出訊號而將回饋訊號提供至所述鎖存器；以及輸出驅動器，經由所述第一節點接收所述鎖存器的所述輸出訊號，且在所述半導體電路外部提供輸出訊號。所述輸出驅動器包括偶數個反相器，且所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。

Description

半導體電路

本發明概念是有關於半導體電路及半導體電路的佈局系統。

自行動裝置的生產率的視角來看，減少行動裝置中通常所使用的積體電路（integrated circuit，IC）（例如系統單晶片（system-on-chip，SoC））的面積是重要的。另一方面，隨著對具有先進特徵的電子裝置（例如行動裝置）的需求的增加，需要改良IC的效能。

為了在達成IC胞元效能的改良的同時最小化面積，人們已將精力集中於具有小面積的半導體電路（例如，標準胞元）的設計佈局上，所述半導體電路實作及併入有改良效能所需的所有半導體元件。

本發明概念的實施例提供一種半導體電路及半導體電路的佈局系統，其能夠在改良鎖存器或正反器的輸出驅動器的效能的同時防止或最小化鎖存器或正反器的佈局面積的增加。

本發明概念的實施例提供一種半導體電路，所述半導體電路包括：鎖存器；回饋反相器，經由第一節點接收所述鎖存器的輸出訊號，且因應於所述鎖存器的所述輸出訊號而將回饋訊號提供至所述鎖存器；以及輸出驅動器，經由所述第一節點接收所述鎖存器的所述輸出訊號，且因應於所述鎖存器的所述輸出訊號而在所述半導體電路外部提供輸出訊號。所述輸出驅動器包括偶數個反相器，且所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。

本發明概念的實施例更提供一種半導體電路，所述半導體電路包括：第一p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體，設置於第一閘極線上，且因應於第一節點處的訊號而將電源電壓提供至第二節點，所述第一節點的所述訊號被施加至所述第一閘極線；第一n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體，設置於所述第一閘極線上，且因應於所述第一節點處的所述訊號而將接地電壓提供至所述第二節點，所述第一PMOS電晶體及所述第一NMOS電晶體被配置為回饋反相器；第二PMOS電晶體，設置於第二閘極線上，且因應於所述第一節點處的所述訊號而將所述電源電壓提供至第三節點，所述第一節點的所述訊號被施加至所述第二閘極線，且所述第二閘極線鄰近所述第一閘極線形成；第二NMOS電晶體，設置於所述第二閘極線上，且將所述接地電壓提供至所述第三節點；第三PMOS電晶體，設置於第三閘極線上，且因應於所述第一節點處的所述訊號而將所述電源電壓提供至所述第三節點，所述第一節點的所述訊號被施加至所述第三閘極線，且所述第三閘極線鄰近所述第二閘極線設置；以及第三NMOS電晶體，設置於所述第三閘極線上，且因應於所述第一節點處的所述訊號而將所述接地電壓提供至所述第三節點，所述第二PMOS電晶體、所述第二NMOS電晶體、所述第三PMOS電晶體及所述第三NMOS電晶體被配置為輸出驅動器，其中所述輸出驅動器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述輸出驅動器與所述鎖存器之間的第一VDD電力接點及第一VSS電力接點而施加，所述鎖存器接收所述第二節點處的訊號作為回饋輸入，且所述輸出驅動器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述回饋反相器與所述輸出驅動器之間的第二VDD電力接點及第二VSS電力接點而施加。

本發明概念的實施例又提供一種半導體電路，所述半導體電路包括：鎖存器，經由第二節點接收第一節點的訊號作為回饋訊號；第一PMOS電晶體，設置於第一閘極線上，且因應於所述第一節點的所述訊號而將電源電壓提供至所述第二節點，所述第一節點的所述訊號被施加至所述第一閘極線，且所述第一閘極線鄰近所述鎖存器的一側設置；第一NMOS電晶體，設置於所述第一閘極線上，且因應於所述第一節點的所述訊號而將接地電壓提供至所述第二節點，所述第一PMOS電晶體及所述第一NMOS電晶體被配置為回饋反相器；第二PMOS電晶體，設置於第二閘極線上，且因應於所述第一節點的所述訊號而將電源電壓提供至第三節點，所述第一節點的所述訊號被施加至所述第二閘極線，且所述第二閘極線鄰近所述鎖存器的另一側形成；第二NMOS電晶體，設置於所述第二閘極線上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點；第三PMOS電晶體，設置於第三閘極線上，且因應於所述第一節點的所述訊號而將所述電源電壓提供至所述第三節點，所述第一節點的所述訊號被施加至所述第三閘極線，且所述第三閘極線鄰近所述第二閘極線設置；以及第三NMOS電晶體，設置於所述第三閘極線上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點，所述第二PMOS電晶體、所述第二NMOS電晶體、所述第三PMOS電晶體及所述第三NMOS電晶體被配置為輸出驅動器，其中所述回饋反相器與所述鎖存器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述鎖存器與所述回饋反相器之間的第一VDD電力接點及第一VSS電力接點而施加，且所述輸出驅動器與所述鎖存器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述鎖存器與所述輸出驅動器之間的第二VDD電力接點及第二VSS電力接點而施加。

本發明概念的實施例亦提供一種半導體電路的佈局系統，所述佈局系統包括：一或多個處理器；儲存器，其中儲存一或多個標準胞元設計；以及佈局模組，被配置成使用所述一或多個處理器根據所定義的要求來對所述一或多個標準胞元設計進行佈局。所述佈局模組更被配置成對以下各者進行佈局：鎖存器；回饋反相器，經由第一節點接收所述鎖存器的輸出訊號，且因應於所述輸出訊號而將回饋訊號提供至所述鎖存器；以及輸出驅動器，藉由所述第一節點接收所述鎖存器的所述輸出訊號，且提供輸出訊號。所述輸出驅動器包括偶數個反相器，且所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。

在下文中，將參照附圖來闡述本發明概念的各種實施例。

按照本發明概念的領域中的傳統，依據實施所述的一或多個功能的區塊來闡述及示出各實施例。該些區塊（其在本文中可被稱為單元或模組等）是藉由類比及/或數位電路（例如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、硬佈線電路等）來實體地實作，且可視需要藉由韌體及/或軟體來驅動。所述電路可例如實施於一或多個半導體晶片中或者例如印刷電路板等基底支撐件上。構成區塊的電路可藉由專用硬體或藉由處理器（例如，一或多個經程式化微處理器及相關聯的電路系統）或者藉由用以實行區塊一些功能的專用硬體與用以實行區塊其他功能的處理器的組合來實作。各實施例的每一區塊可在不背離本發明概念的範圍的條件下被實體地分離成二或更多個互動的且離散的區塊。同樣，各實施例的區塊可在不背離本發明概念的範圍的條件下被實體地組合成更複雜的區塊。

圖1示出說明根據本發明概念實施例的半導體電路的佈局系統的方塊圖。

參照圖1，根據本發明概念實施例用於半導體電路的佈局系統100可執行半導體電路的佈局。

佈局系統100包括處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160。此外，處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160經由匯流排170電性連接，且可彼此交換資料。然而，根據本發明概念其他實施例的佈局系統並非僅限於包括上述組件或電路，且視具體實作目的而定，此類其他實施例的佈局系統可在沒有處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160中的某些的情況下實作，或者可被實作成更包括圖1中未示出的附加組件或電路（例如，顯示裝置）。

佈局模組140實行例如下文所述的半導體電路的佈局。佈局模組140可藉由軟體、硬體或軟體與硬體的組合來實作。當藉由軟體實作時，佈局模組140可包括用於實行半導體電路佈局的一或多個指令。另一方面，當藉由硬體實作時，佈局模組140可例如包括用於實行半導體電路佈局的一或多個可程式化電子電路。另一方面，佈局模組140的一部分可藉由軟體實作，且佈局模組140的另一部分可藉由硬體實作。

佈局模組140可使用處理器110根據所定義的要求（例如，設計規則）來對一或多個標準胞元設計進行佈局。標準胞元設計可儲存於儲存器130中。將在下文中結合圖3至圖5及圖7至圖11來闡述由佈局模組140實行的半導體電路佈局。

處理器110控制佈局系統100的整體操作。具體而言，處理器110可控制或執行佈局模組140，以實行本文所述的半導體電路的佈局。在本發明概念的一些實施例中，處理器110可例如藉由中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）等來實作，然而本發明概念的實施例並非僅限於此。

記憶體120提供能夠儲存佈局模組140實行半導體電路的佈局所需的指令、程式碼、資料等的空間。在本發明概念的一些實施例中，記憶體120可使用揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）等）來實作，然而本發明概念的實施例並非僅限於此，且記憶體120可使用非揮發性記憶體（例如快閃記憶體）來實作。

當佈局模組140的全部或一部分藉由軟體實作時，儲存器130可儲存指令或程式碼，可儲存佈局模組140執行半導體電路的佈局所需的資料，或者可例如儲存例如設計規則等約束、在半導體電路佈局中使用的各種元件的資料以及例如標準胞元資料等佈局相關資料。在本發明概念的一些實施例中，儲存器130可使用固態磁碟機（solid state drive，SSD）、硬碟機（hard disk drive，HDD）等來實作。然而，本發明概念的實施例並非僅限於此，且儲存器130可藉由非暫時性電腦可讀取媒體來實作。

佈局系統100可經由輸入裝置150自使用者或在佈局系統100內部/外部實作的其他裝置接收佈局相關資料，且可經由輸出裝置160將佈局相關資料、所儲存資料、結果資料等傳送至使用者或在佈局系統100內部/外部實作的其他裝置。

圖2A至圖2C示出根據本發明概念實施例的半導體電路的電路圖。

圖2A示出根據本發明概念實施例的半導體電路的電路圖。參照圖2A，半導體電路1包括掃描賦能反相器（scan enable inverter）5、多工器10、鎖存器20及40、回饋反相器30及50、輸出驅動器60以及時脈反相器70。

應理解，雖然圖2A示出包括掃描賦能反相器5、多工器10、鎖存器20及40、回饋反相器30及50、輸出驅動器60以及時脈反相器70的掃描正反器，但本發明概念的實施例並非僅限於此。具體而言，本發明概念的半導體電路可包括其中省略圖2A所示掃描賦能反相器5及多工器10的簡單正反器、或者其中省略圖2A所示掃描賦能反相器5、多工器10、鎖存器20及回饋反相器30的簡單鎖存器。

多工器10接收資料D或用於對半導體電路進行掃描操作的掃描輸入訊號SI，且因應於掃描賦能反相器5的輸出而將資料D及掃描輸入訊號SI中的一者提供至節點N。掃描賦能反相器5及多工器10可共同地被表徵為輸入選擇電路。

掃描賦能反相器5接收掃描賦能訊號SE，輸出藉由對掃描賦能訊號SE進行反相而獲得的經反相掃描賦能訊號SEN，且將經反相掃描賦能訊號SEN提供至多工器10。

多工器10依據自掃描賦能反相器5提供的經反相掃描賦能訊號SEN的值來選擇資料D或掃描輸入訊號SI中的一者，且將資料D及掃描輸入訊號SI中所選的一者提供至節點N。多工器10包括三態反相器11及13。當掃描賦能訊號SE為邏輯高且經反相掃描賦能訊號SEN為邏輯低時，三態反相器11對掃描輸入訊號SI進行反相並將其輸出至節點N。當掃描賦能訊號SE為邏輯低且經反相掃描賦能訊號SEN為邏輯高時，三態反相器13對資料D進行反相並將其輸出至節點N。

時脈反相器70接收時脈訊號CK，且輸出藉由對時脈訊號CK進行反相而獲得的經反相時脈訊號CKN。時脈訊號CK及經反相時脈訊號CKN被提供至鎖存器20及40。

鎖存器20基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點N處的訊號，並將所述訊號傳送至節點SA。鎖存器20包括三態反相器21及23。當時脈訊號CK為邏輯低且經反相時脈訊號CKN為邏輯高時，三態反相器21對節點N處的訊號進行反相，並將其輸出至節點SA。當時脈訊號CK為邏輯高且經反相時脈訊號CKN為邏輯低時，三態反相器21將節點SA與節點N斷開連接。

回饋反相器30經由節點SA接收鎖存器20的輸出訊號，並將輸出訊號作為回饋提供至鎖存器20。具體而言，回饋反相器30對三態反相器21的施加至節點SA的輸出訊號進行反相，藉此將輸出至節點SD的回饋訊號提供至鎖存器20。當時脈訊號CK為邏輯高且經反相時脈訊號CKN為邏輯低時，節點SA與節點N斷開連接，且三態反相器21對自回饋反相器30提供的訊號進行反相並將其輸出至節點SA。因此，在時脈訊號CK為邏輯高的時間期間，由三態反相器21自節點N鎖存的訊號保持於相同的值。

鎖存器40基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點SA處的訊號，並將所述訊號傳送至節點SC。鎖存器40包括三態反相器41及43。當時脈訊號CK為邏輯高且經反相時脈訊號CKN為邏輯低時，三態反相器41對節點SA處的訊號進行反相並將其輸出至節點SC。當時脈訊號CK為邏輯低且經反相時脈訊號CKN為邏輯高時，三態反相器41將節點SC與節點SA斷開連接。

回饋反相器50經由節點SC接收鎖存器40的輸出訊號，並將輸出訊號作為回饋提供至鎖存器40。具體而言，回饋反相器50對三態反相器41的提供至節點SC的輸出訊號進行反相，藉此將輸出至節點SB的回饋訊號提供至鎖存器40。當時脈訊號CK為邏輯低且經反相時脈訊號CKN為邏輯高時，節點SC與節點SA斷開連接，且三態反相器43對自回饋反相器50提供的訊號進行反相並將其輸出至節點SC。因此，在時脈訊號CK為邏輯低的時間期間，由三態反相器41自節點SA鎖存的訊號保持於相同的值。

亦即，鎖存器20可用作主鎖存器（master latch），其在時脈訊號CK的上升邊緣處鎖存節點N的訊號並將其傳送至節點SA，且鎖存器40可用作從鎖存器（slave latch），其鎖存傳送至節點SA的訊號並將其傳送至節點SC。

輸出驅動器60經由節點SC接收鎖存器40的輸出訊號，並將輸出訊號作為資料Q輸出至外部。在本實施例中，輸出驅動器60包括偶數個反相器。亦即，輸出驅動器60例如包括二個反相器61及63。如此一來，可藉由將輸出驅動器60實作為包括二個或更多偶數個反相器來改良輸出驅動器60的效能。

圖2B示出圖2A所示半導體電路1的回饋反相器50的實施例的電路圖。在圖2B中，可藉由將PMOS電晶體MP1與NMOS電晶體MN1連接來實作回饋反相器50，PMOS電晶體MP1由節點SC的電壓位準閘控以將電源電壓VDD提供至節點SB，NMOS電晶體MN1由節點SC的電壓位準閘控以將接地電壓VSS提供至節點SB。

圖2C示出圖2A所示半導體電路1的包括二個反相器的輸出驅動器60的實施例的電路圖。在圖2C中，藉由將PMOS電晶體MP2及MP3與NMOS電晶體MN2及MN3連接來實作輸出驅動器60，PMOS電晶體MP2及MP3由節點SC的電壓位準閘控以將電源電壓VDD提供至節點Q，NMOS電晶體MN2及MN3由節點SC的電壓位準閘控以將接地電壓VSS提供至節點Q。

在下文中，將參照圖3至圖5來闡述基於圖2B及圖2C所示實施例用於在改良輸出驅動器60的效能的同時最小化半導體電路1的正反器或鎖存器的面積增加的佈局方法。

圖3至圖5示出根據本發明概念各種實施例的半導體電路各自的佈局圖。

參照圖3，根據本發明概念實施例的佈局LO1包括半導體電路1的鎖存器40、回饋反相器50及輸出驅動器60。在此實施例中，鎖存器40、回饋反相器50及輸出驅動器60可形成簡單的鎖存器且可與主鎖存器20一起形成簡單的正反器，主鎖存器20將資料D傳送至鎖存器40的輸入。

在根據此實施例的佈局LO1中，鎖存器40可鄰近輸出驅動器60的一側設置，且回饋反相器50可鄰近輸出驅動器60的另一側設置。雖然圖3示出鎖存器40鄰近輸出驅動器60的左側設置且回饋反相器50鄰近輸出驅動器60的右側設置，但對比之下，鎖存器40可鄰近輸出驅動器60的右側設置且回饋反相器50可鄰近輸出驅動器60的左側設置。

具體而言，可將鎖存器40佈局成用於鎖存節點SA的訊號並將所述訊號傳送至節點SC的任何形式。因此，圖3省略了鎖存器40的具體佈局配置，且僅示出鎖存器40的被設置至節點SC的輸出端子。

回饋反相器50包括PMOS電晶體MP1及NMOS電晶體MN1。PMOS電晶體MP1形成於閘極線GL3上，以將電源電壓VDD提供至節點SB，節點SC的訊號被施加至閘極線GL3。NMOS電晶體MN1形成於閘極線GL3上，以將接地電壓VSS提供至節點SB。

此處，金屬510連接節點SC與閘極線GL3，且金屬512連接PMOS電晶體MP1的輸出與NMOS電晶體MN1的輸出。

輸出驅動器60包括PMOS電晶體MP2及MP3以及NMOS電晶體MN2及MN3。PMOS電晶體MP2形成於閘極線GL2上，以將電源電壓VDD提供至節點Q，節點SC的訊號被施加至閘極線GL2，且閘極線GL2鄰近閘極線GL3形成。此外，NMOS電晶體MN2形成於閘極線GL2上，以將接地電壓VSS提供至第三節點Q。另一方面，PMOS電晶體MP3形成於閘極線GL1上，以將電源電壓VDD提供至節點Q，節點SC的訊號被施加至閘極線GL1，且閘極線GL1鄰近閘極線GL2形成。此外，NMOS電晶體MN3形成於閘極線GL1上，以將接地電壓VSS提供至節點Q。

此處，金屬610連接節點SC、閘極線GL2與閘極線GL1，且金屬612連接PMOS電晶體MP2及MP3的輸出與NMOS電晶體MN2及MN3的輸出。

在此實施例中，應理解，鎖存器40、回饋反相器50及輸出驅動器60被佈局或設置成共用無隔離地形成的單個主動區ACT1及ACT2。亦即，由於在鎖存器40、回饋反相器50及輸出驅動器60之間不存在隔離（例如虛擬閘極線或擴散中斷（diffusion break）），因此鎖存器40、回饋反相器50以及輸出驅動器60的主動區ACT1及ACT2彼此連接而不斷開電性連接。

亦應理解，鎖存器40、回饋反相器50及輸出驅動器60共用電力接點。

具體而言，根據本實施例的佈局LO1包括設置於鎖存器40與輸出驅動器60之間的VDD電力接點P1及VSS電力接點P2。鎖存器40及輸出驅動器60共用分別經由VDD電力接點P1及VSS電力接點P2施加的電源電壓VDD及接地電壓VSS。

此外，根據本實施例的佈局LO1包括設置於輸出驅動器60與回饋反相器50之間的VDD電力接點P3及VSS電力接點P4。此外，輸出驅動器60及回饋反相器50共用分別經由VDD電力接點P3及VSS電力接點P4施加的電源電壓VDD及接地電壓VSS。

一般而言，當將輸出驅動器60的反相器的數目自一個增加至二個時，面積增加一個間距。然而，在根據本實施例的佈局LO1的情形中，藉由避免鎖存器40、回饋反相器50及輸出驅動器60之間的隔離，在利用跨閘極線GL4產生的雙擴散中斷（double diffusion break，DDB）的製程的情形中，存在減少2間距面積的效果。亦即，雖然輸出驅動器60的面積增加一個間距，但可獲得其中鎖存器40、回饋反相器50及輸出驅動器60的整個面積減少一個間距的效果。

參照圖4，與圖3所示實施例對比，本實施例示出於在閘極線GL4中產生單擴散中斷（single diffusion break，SDB）的製程中使用的佈局LO2。

因此，在根據本實施例的佈局LO2的情形中，藉由避免鎖存器40、回饋反相器50及輸出驅動器60之間的隔離，在使用跨閘極線GL4產生的單擴散中斷（SDB）的製程的情形中，存在減少一個間距的效果。亦即，雖然輸出驅動器60的面積增加一個間距，但存在其中鎖存器40、回饋反相器50及輸出驅動器60的整個面積保持不變而沒有任何增加或減少的效果。應理解，圖4所示佈局LO2類似於圖3所示佈局LO1，且因此為了簡潔起見，不再對類似特徵予以贅述。

參照圖5，根據本發明實施例的佈局LO3示出1位元正反器。

可在根據本實施例的佈局LO3中依序設置掃描賦能反相器（SE INV）5、多工器（MUX）10、鎖存器20及回饋反相器30（ML+MLFBINV）以及時脈反相器（CK INV）70。隨後，可依序設置鎖存器（SL）40、輸出驅動器（OUTPUT DRV）60及回饋反相器（FB INV）50。

亦即，鎖存器40可鄰近輸出驅動器60的一側設置，且回饋反相器50可鄰近輸出驅動器60的另一側設置。雖然圖5示出鎖存器40鄰近輸出驅動器60的左側設置，且回饋反相器50鄰近輸出驅動器60的右側設置，但對比之下，鎖存器40可鄰近輸出驅動器60的右側設置，且回饋反相器50可鄰近輸出驅動器60的左側設置。

利用此種排列，如上所述，亦可在改良輸出驅動器60的效能的同時防止或最小化正反器的佈局面積的增加。

圖6A至圖6E示出根據本發明概念實施例的半導體電路的電路圖。

圖6A示出根據本發明概念實施例的半導體電路的電路圖。參照圖6A，半導體電路2包括輸入掃描賦能反相器5、多工器10a及10b、鎖存器20a、20b、40a及40b、回饋反相器30a、30b、50a及50b、輸出驅動器60a及60b以及時脈反相器70。

應理解，雖然圖6A示出包括所有的掃描賦能反相器5、多工器10a及10b、鎖存器20a、20b、40a及40b、回饋反相器30a、30b、50a及50b、輸出驅動器60a及60b以及時脈反相器70的多位元掃描正反器，但本發明概念的實施例並非僅限於此。例如，本發明概念的半導體電路可包括其中自圖6A省略掃描賦能反相器5以及多工器10a及10b的簡單多位元正反器、或者其中自圖6A省略掃描賦能反相器5、多工器10a及10b、鎖存器20a及20b以及回饋反相器30a及30b的簡單多位元鎖存器。

多工器10a接收資料D0或用於對半導體電路進行掃描操作的掃描輸入訊號SI0，且因應於掃描賦能反相器5的輸出而將資料D0或掃描輸入訊號SI0中的一者提供至節點N0。多工器10b接收資料D1或用於對半導體電路進行掃描操作的掃描輸入訊號SI1，且因應於掃描賦能反相器5的輸出而將資料D1或掃描輸入訊號SI1中的一者提供至節點N1。具體而言，掃描賦能反相器5以及多工器10a及10b可共同地被表徵為輸入選擇電路。

掃描賦能反相器5接收掃描賦能訊號SE，輸出藉由對掃描賦能訊號SE進行反相而獲得的經反相掃描賦能訊號SEN，然後將經反相掃描賦能訊號SEN提供至多工器10a及10b。

多工器10a根據自掃描賦能反相器5提供的經反相掃描賦能訊號SEN的值來選擇第一位元資料D0或第一掃描輸入訊號SI0中的一者，並將所述一者提供至節點N0。此外，多工器10b根據自掃描賦能反相器5提供的經反相掃描賦能訊號SEN的值來選擇第二位元資料D1及第二掃描輸入訊號SI1中的一者，並將所述一者提供至節點N1。由於三態反相器11a、11b、13a及13b以與參照圖2A所述的三態反相器11及13相同的方式操作，因此不再對其予以贅述。

時脈反相器70接收時脈訊號CK，並輸出藉由對時脈訊號CK進行反相而獲得的經反相時脈訊號CKN。時脈訊號CK及經反相時脈訊號CKN被提供至鎖存器20a、20b、40a及40b。

鎖存器20a基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點N0的訊號，並將所述訊號傳送至節點SA0。回饋反相器30a經由節點SA0接收鎖存器20a的輸出訊號，並經由節點SD0將其輸出訊號作為回饋提供至鎖存器20a。此外，鎖存器20b基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點N1的訊號，並將所述訊號傳送至節點SA1。回饋反相器30b經由節點SA1接收鎖存器20b的輸出訊號，並經由節點SD1將其輸出訊號作為回饋提供至鎖存器20b。由於三態反相器21a、21b、23a及23b以與參照圖2A所述的三態反相器21及23相同的方式操作，因此不再對其予以贅述。

接下來，鎖存器40a基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點SA0的訊號，並將所鎖存訊號傳送至節點SC0。回饋反相器50a經由節點SC0接收鎖存器40a的輸出訊號，並將其輸出訊號作為回饋提供至鎖存器40a。此外，鎖存器40b基於時脈訊號CK及經反相時脈訊號CKN來鎖存節點SA1的訊號，並將所鎖存訊號傳送至節點SC1。回饋反相器50b經由節點SC1接收鎖存器40b的輸出訊號，並將其輸出訊號作為回饋提供至鎖存器40b。由於三態反相器41a、41b、43a及43b以與參照圖2A所述的三態反相器41及43相同的方式操作，因此不再對其予以贅述。

亦即，鎖存器20a及20b可用作主鎖存器，其在時脈訊號CK的上升邊緣處鎖存節點N0及N1的訊號並將所述訊號傳送至節點SA0及SA1，且鎖存器40a及40b可用作從鎖存器，其鎖存傳送至節點SA0及SA1的訊號並將所述訊號傳送至節點SC0及SC1。

輸出驅動器60a經由節點SC0接收鎖存器40a的輸出訊號，並將其輸出訊號作為資料Q0輸出至外部。在本實施例中，應理解，輸出驅動器60a包括偶數個反相器。亦即，輸出驅動器60a例如包括二個反相器61a及63a。如此一來，藉由將輸出驅動器60a實作為包括二個或更多偶數個反相器，可改良輸出驅動器60a的效能。

輸出驅動器60b經由節點SC1接收鎖存器40b的輸出訊號，並將其輸出訊號作為資料Q1輸出至外部。在本實施例中，應理解，輸出驅動器60b包括偶數個反相器。亦即，輸出驅動器60b例如包括二個反相器61b及63b。如此一來，藉由將輸出驅動器60b實作為包括二個或更多偶數個反相器，可改良輸出驅動器60b的效能。

圖6B示出圖6A所示半導體電路2的回饋反相器50a的實施例的電路圖。在圖6B中，藉由將PMOS電晶體MP1與NMOS電晶體MN1連接來實作回饋反相器50a，PMOS電晶體MP1由節點SC0的電壓位準閘控以將電源電壓VDD提供至節點SB0，NMOS電晶體MN1由節點SC0的電壓位準閘控以將接地電壓VSS提供至節點SB0。

圖6C示出圖6A所示半導體電路2的包括二個反相器的輸出驅動器60a的實施例的電路圖。在圖6C中，藉由將PMOS電晶體MP2及MP3與NMOS電晶體MN2及MN3連接來實作輸出驅動器60a，PMOS電晶體MP2及MP3由節點SC0的電壓位準閘控以將電源電壓VDD提供至節點Q0，NMOS電晶體MN2及MN3由節點SC0的電壓位準閘控以將接地電壓VSS提供至節點Q0。

圖6D示出圖6A所示半導體電路2的回饋反相器50b的實施例的電路圖。在圖6D中，藉由將PMOS電晶體MP4與NMOS電晶體MN4連接來實作回饋反相器50b，PMOS電晶體MP4由節點SC1的電壓位準閘控以將電源電壓VDD提供至節點SB1，NMOS電晶體MN4由節點SC1的電壓位準閘控以將接地電壓VSS提供至節點SB1。

圖6E示出圖6A所示半導體電路2的包括二個反相器的輸出驅動器60b的實施例的電路圖。在圖6E中，藉由將PMOS電晶體MP5及MP6與NMOS電晶體MN5及MN6連接來實作輸出驅動器60b，PMOS電晶體MP5及MP6由節點SC1的電壓位準閘控以將電源電壓VDD提供至節點Q1，NMOS電晶體MN5及MN6由節點SC1的電壓位準閘控以將接地電壓VSS提供至節點Q1。

在下文中，將參照圖7至圖11來闡述基於圖6B至圖6E所示實施例用於在改良輸出驅動器60a及60b的效能的同時最小化半導體電路2的正反器或鎖存器的面積增加的佈局方法。

圖7至圖11示出根據本發明概念各種實施例的半導體電路各自的佈局圖。

參照圖7，根據本發明概念實施例的佈局LO4包括半導體電路2的鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b。在此實施例中，鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b可形成簡單的多位元鎖存器且可與主鎖存器20a及20b一起形成簡單的多位元正反器，主鎖存器20a及20b將資料D0及D1傳送至鎖存器40a及40b的輸入。

在根據本實施例的佈局LO4中，鎖存器40a及40b可鄰近輸出驅動器60a及60b的一側設置，且回饋反相器50a及50b可鄰近輸出驅動器60a及60b的另一側設置。雖然圖7示出鎖存器40a及40b鄰近輸出驅動器60a及60b的左側設置，且回饋反相器50a及50b鄰近輸出驅動器60a及60b的右側設置，但對比之下，鎖存器40a及40b可鄰近輸出驅動器60a及60b的右側設置，且回饋反相器50a及50b可鄰近輸出驅動器60a及60b的左側設置。

具體而言，可將鎖存器40a及40b佈局成其中將節點SA0及SA1的訊號鎖存並傳送至節點SC0及SC1的任意形式。因此，圖7省略鎖存器40a及40b的具體佈局配置，且僅示出鎖存器40a及40b的設置至節點SC0及SC1的輸出端子。

回饋反相器50a包括PMOS電晶體MP1及NMOS電晶體MN1。PMOS電晶體MP1形成於閘極線GL3上，以將電源電壓VDD1提供至節點SB0，節點SC0的訊號被施加至閘極線GL3。此外，NMOS電晶體MN1形成於閘極線GL3上，以將接地電壓VSS提供至節點SB0。

此處，金屬510連接節點SC0與閘極線GL3，且金屬512連接PMOS電晶體MP1的輸出與NMOS電晶體MN1的輸出。

回饋反相器50b包括NMOS電晶體MN4及PMOS電晶體MP4。NMOS電晶體MN4形成於閘極線GL7上，以將接地電壓VSS提供至節點SB1，節點SC1的訊號被施加至閘極線GL7。此外，PMOS電晶體MP4形成於閘極線GL7上，以將電源電壓VDD2提供至節點SB1。

此處，金屬514連接節點SC1與閘極線GL7，且金屬516連接NMOS電晶體MN4的輸出與PMOS電晶體MP4的輸出。

輸出驅動器60a包括PMOS電晶體MP2及MP3以及NMOS電晶體MN2及MN3。PMOS電晶體MP2形成於閘極線GL2上，以將電源電壓VDD1提供至節點Q0，節點SC0的訊號被施加至閘極線GL2，且閘極線GL2鄰近閘極線GL3形成。此外，NMOS電晶體MN2形成於閘極線GL2上，以將接地電壓VSS提供至節點Q0。同時，PMOS電晶體MP3形成於閘極線GL1上，以將電源電壓VDD1提供至節點Q0，節點SC0的訊號被施加至閘極線GL1，且閘極線GL1鄰近閘極線GL2形成。此外，NMOS電晶體MN3形成於閘極線GL1上，以將接地電壓VSS提供至節點Q0。

此處，金屬610連接節點SC0、閘極線GL2與閘極線GL1，且金屬612連接PMOS電晶體MP2及MP3的輸出與NMOS電晶體MN2及MN3的輸出。

此外，輸出驅動器60b包括NMOS電晶體MN5及MN6以及PMOS電晶體MP5及MP6。NMOS電晶體MN5形成於閘極線GL6上，以將接地電壓VSS提供至節點Q1，節點SC1的訊號被施加至閘極線GL6，且閘極線GL6鄰近閘極線GL7形成。此外，PMOS電晶體MP5形成於閘極線GL6上，以將電源電壓VDD2提供至節點Q1。同時，NMOS電晶體MN6形成於閘極線GL5上，以將接地電壓VSS提供至節點Q1，節點SC1的訊號被施加至閘極線GL5，且閘極線GL5鄰近閘極線GL6形成。此外，PMOS電晶體MP6形成於閘極線GL5上，以將電源電壓VDD2提供至節點Q1。

此處，金屬614連接節點SC1、閘極線GL6與閘極線GL5，且金屬616連接NMOS電晶體MN5及MN6的輸出與PMOS電晶體MP5及MP6的輸出。

在本實施例中，應理解，鎖存器40a、回饋反相器50a及輸出驅動器60a被佈局成共用無隔離地形成的單個主動區ACT11及ACT12，且鎖存器40b、回饋反相器50b及輸出驅動器60b被佈局成共用無隔離地形成的單個主動區ACT21及ACT22。

更應理解，鎖存器40a、回饋反相器50a及輸出驅動器60a共用電力接點。亦即，根據本實施例的佈局LO4包括設置於鎖存器40a與輸出驅動器60a之間的VDD電力接點P1及VSS電力接點P2。此外，鎖存器40a及輸出驅動器60a共用分別藉由VDD電力接點P1及VSS電力接點P2施加的電源電壓VDD1及接地電壓VSS。此外，根據本實施例的佈局LO4包括設置於輸出驅動器60a與回饋反相器50a之間的VDD電力接點P3及VSS電力接點P4。此外，輸出驅動器60a及回饋反相器50a共用分別經由VDD電力接點P3及VSS電力接點P4施加的電源電壓VDD1及接地電壓VSS。

此外，鎖存器40b、回饋反相器50b及輸出驅動器60b亦共用電力接點。亦即，根據本實施例的佈局LO4包括設置於鎖存器40b與輸出驅動器60b之間的VSS電力接點P2及VDD電力接點P5。此外，鎖存器40b及輸出驅動器60b共用分別經由VSS電力接點P2及VDD電力接點P5施加的接地電壓VSS及電源電壓VDD2。此外，根據本實施例的佈局LO4包括設置於輸出驅動器60b與回饋反相器50b之間的VSS電力接點P4及VDD電力接點P6。此外，輸出驅動器60b及回饋反相器50b共用分別經由VSS電力接點P4及VDD電力接點P6施加的接地電壓VSS及電源電壓VDD2。

在根據本實施例的佈局LO4的情形中，藉由避免鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b之間的隔離，在利用跨閘極線GL4及GL8產生的雙擴散中斷DDB的製程的情形中，存在減少二個間距的效果。亦即，雖然輸出驅動器60a及60b的面積增加一個間距，但存在鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b的整體面積減少一個間距的效果。

參照圖8，與圖7所示實施例對比，此實施例指示在分別在閘極線GL4及GL8上產生單擴散中斷SDB1及SDB2的製程中使用的佈局LO5。

因此，在根據本實施例的佈局LO5的情形中，藉由避免鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b之間的隔離，在利用跨閘極線GL4及GL8產生的單擴散中斷SDB1及SDB2的製程的情形中，存在減少一個間距的效果。亦即，雖然輸出驅動器60a及60b的面積增加一個間距，但存在鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b的整個面積保持不變而沒有增加或減少的效果。應理解，圖8所示佈局LO5類似於圖7所示佈局LO4，且因此為了簡潔起見，不再對類似特徵予以贅述。

參照圖9，根據本發明概念實施例的佈局LO6與圖7所示佈局LO4的不同之處在於，回饋反相器50a及50b鄰近鎖存器40a及40b的一側設置，且輸出驅動器60a及60b鄰近鎖存器40a及40b的另一側設置。雖然圖9示出回饋反相器50a及50b鄰近鎖存器40a及40b的左側設置，且輸出驅動器60a及60b鄰近鎖存器40a及40b的右側設置，但對比之下，回饋反相器50a及50b可鄰近鎖存器40a及40b的右側設置，且輸出驅動器60a及60b可鄰近鎖存器40a及40b的左側設置。

回饋反相器50a包括PMOS電晶體MP1及NMOS電晶體MN1。PMOS電晶體MP1形成於閘極線GL1上，以將電源電壓VDD1提供至節點SB0，節點SC0的訊號被施加至閘極線GL1，且閘極線GL1鄰近鎖存器40a的一側形成。此外，NMOS電晶體MN1形成於閘極線GL1上，以將接地電壓VSS提供至節點SB0。

此處，金屬510將節點SC0與閘極線GL1連接，且金屬512將PMOS電晶體MP1的輸出與NMOS電晶體MN1的輸出連接。

此外，回饋反相器50b包括NMOS電晶體MN4及PMOS電晶體MP4。NMOS電晶體MN4形成於閘極線GL5上，以將接地電壓VSS提供至節點SB1，節點SC1的訊號被施加至閘極線GL5，且閘極線GL5鄰近鎖存器40b的一側形成。此外，PMOS電晶體MP4形成於閘極線GL5上，以將電源電壓VDD2提供至節點SB1。

此處，金屬514將節點SC1與閘極線GL5連接，且金屬516將NMOS電晶體MN4的輸出與PMOS電晶體MP4的輸出連接。

輸出驅動器60a包括PMOS電晶體MP2及MP3以及NMOS電晶體MN2及MN3。PMOS電晶體MP2形成於閘極線GL2上，以將電源電壓VDD1提供至節點Q0，節點SC0的訊號被施加至閘極線GL2，且閘極線GL2鄰近鎖存器40a的另一側形成。此外，NMOS電晶體MN2形成於閘極線GL2上，以將接地電壓VSS提供至節點Q0。同時，PMOS電晶體MP3形成於閘極線GL3上，以將電源電壓VDD1提供至節點Q0，節點SC0的訊號被施加至閘極線GL3，且閘極線GL3鄰近閘極線GL2形成。此外，NMOS電晶體MN3形成於閘極線GL3上，以將接地電壓VSS提供至節點Q0。

此處，金屬610連接節點SC0與閘極線GL2，金屬611連接節點SC0與閘極線GL3，且金屬612將PMOS電晶體MP2及MP3的輸出與NMOS電晶體MN2及MN3的輸出連接。

輸出驅動器60b包括NMOS電晶體MN5及MN6以及PMOS電晶體MP5及MP6。NMOS電晶體MN5形成於閘極線GL6上，以將接地電壓VSS提供至節點Q1，節點SC1的訊號被施加至閘極線GL6，且閘極線GL6鄰近鎖存器40b形成。PMOS電晶體MP5形成於閘極線GL6上，以將電源電壓VDD2提供至節點Q1。NMOS電晶體MN6形成於閘極線GL7上，以將接地電壓VSS提供至節點Q1，節點SC1的訊號被施加至閘極線GL7，且閘極線GL7鄰近閘極線GL6形成。PMOS電晶體MP6形成於閘極線GL7上，以將電源電壓VDD2提供至節點Q1。

此處，金屬614連接節點SC1與閘極線GL6，金屬615連接節點SC1與閘極線GL7，金屬616將NMOS電晶體MN5及MN6的輸出與PMOS電晶體MP5及MP6連接。

在本實施例中，應理解，鎖存器40a、回饋反相器50a及輸出驅動器60a被佈局成共用無隔離地形成的單個主動區ACT11及ACT12，且鎖存器40b、回饋反相器50b及輸出驅動器60b被佈局成共用無隔離地形成的單個主動區ACT21及ACT22。

亦應理解，鎖存器40a、回饋反相器50a及輸出驅動器60a共用電力接點。亦即，根據本實施例的佈局LO6包括設置於回饋反相器50a與鎖存器40a之間的VDD電力接點P1及VSS電力接點P2。回饋反相器50a及鎖存器40a共用分別藉由VDD電力接點P1及VSS電力接點P2施加的電源電壓VDD1及接地電壓VSS。根據本實施例的佈局LO6包括設置於鎖存器40a與輸出驅動器60a之間的VDD電力接點P3及VSS電力接點P4。鎖存器40a及輸出驅動器60a共用分別藉由VDD電力接點P3及VSS電力接點P4施加的電源電壓VDD1及接地電壓VSS。

鎖存器40b、回饋反相器50b及輸出驅動器60b亦共用電力接點。即，根據本實施例的佈局LO6包括設置於回饋反相器50b與鎖存器40b之間的VSS電力接點P2及VDD電力接點P5。回饋反相器50b及鎖存器40b共用分別經由VSS電力接點P2及VDD電力接點P5施加的接地電壓VSS及電源電壓VDD2。根據本實施例的佈局LO6包括設置於鎖存器40b與輸出驅動器60b之間的VSS電力接點P4及VDD電力接點P6。鎖存器40b及輸出驅動器60b共用分別經由VSS電力接點P4及VDD電力接點P6施加的接地電壓VSS及電源電壓VDD2。

在根據本實施例的佈局LO6的情形中，藉由防止鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b之間的隔離，在利用跨閘極線GL4及GL8產生的雙擴散中斷DDB的製程的情形中，存在減少二個間距的效果。亦即，雖然輸出驅動器60a及60b的面積增加一個間距，但存在鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b的整個面積減少一個間距的效果。

參照圖10，與圖9所示實施例對比，此實施例示出在分別在閘極線GL4及GL8上產生單擴散中斷SDB1及SDB2的製程中使用的佈局LO7。

因此，在根據本實施例的佈局LO7的情形中，藉由避免鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b之間的隔離，在利用跨閘極線GL4及GL8產生的單擴散中斷SDB1及SDB2的製程的情形中，存在減少一個間距的效果。亦即，雖然輸出驅動器60a及60b的面積增加一個間距，但存在鎖存器40a及40b、回饋反相器50a及50b以及輸出驅動器60a及60b的整個面積保持不變而沒有增加或減少的效果。應理解，圖10所示佈局LO7類似於圖9所示佈局LO6，且因此為了簡潔起見，不再對類似特徵予以贅述。

參照圖11，根據本發明實施例的佈局LO8示出2位元正反器。

在根據本實施例的佈局LO8中，將掃描賦能反相器（SE INV）5、多工器（MUX1）10a、鎖存器20a及回饋反相器30a（ML1 + ML1FBINV）、鎖存器（SL1）40a、輸出驅動器（OUTPUT DRV1）60a以及回饋反相器（FB INV）50a依序設置於第一列中。隨後，將時脈反相器（CK INV）70、多工器（MUX2）10b、鎖存器20b及回饋反相器30b（ML2 + ML2FBINV）、鎖存器（SL2）40b、輸出驅動器（OUTPUT DRV2）60b以及回饋反相器（FB INV）50b依序設置於第二列中。

亦即，鎖存器40a及40b鄰近輸出驅動器60a及60b的一側設置，且回饋反相器50a及50b鄰近輸出驅動器60a及60b的另一側設置。雖然圖11示出鎖存器40a及40b鄰近輸出驅動器60a及60b的左側設置，且回饋反相器50a及50b鄰近輸出驅動器60a及60b的右側設置，但對比之下，鎖存器40a及40b可鄰近輸出驅動器60a及60b的右側設置，且回饋反相器50a及50b可鄰近輸出驅動器60a及60b的左側設置。

此外，回饋反相器50a及50b可鄰近鎖存器40a及40b的一側設置，且輸出驅動器60a及60b可鄰近鎖存器40a及40b的另一側設置。

利用此種排列，如上所述，可在改良輸出驅動器60的效能的同時防止或最小化正反器的佈局面積的增加。

應理解，可在不實質上背離本發明概念的原理的條件下對各種所揭露實施例作出諸多變化及潤飾。因此，所揭露實施例應被視為僅具有一般性及說明性意義，而非用於限制目的。

1、2:半導體電路 5、SE INV:掃描賦能反相器 10、10a、10b、MUX、MUX1、MUX2:多工器 11、11a、11b、13、13a、13b、21、21a、21b、23、23a、23b、41、41a、41b、43、43a、43b:三態反相器 20、20a、20b:鎖存器/主鎖存器 30、30a、30b、50、50a、50b、FB INV:回饋反相器 40、40a、40b、SL、SL1、SL2:鎖存器 60、60a、60b、OUTPUT DRV、OUTPUT DRV1、OUTPUT DRV2:輸出驅動器 61、61a、61b、63、63a、63b:反相器 70、CK INV:時脈反相器 100:佈局系統 110:處理器 120:記憶體 130:儲存器 140:佈局模組 150:輸入裝置 160:輸出裝置 170:匯流排 510、512、514、516、610、611、612、614、615、616:金屬 ACT1、ACT11、ACT12、ACT2、ACT21、ACT22:主動區 CK:時脈訊號 CKN:經反相時脈訊號 D、D0、D1:資料 DDB:雙擴散中斷 GL1、GL2、GL3、GL4、GL5、GL6、GL7、GL8:閘極線 LO1、LO2、LO3、LO4、LO5、LO6、LO7、LO8:佈局 ML+MLFBINV、ML1+ML1FBINV、ML2+ML2FBINV:鎖存器及回饋反相器 MN1、MN2、MN3、MN4、MN5、MN6:NMOS電晶體 MP1、MP2、MP3、MP4、MP5、MP6:PMOS電晶體 N、N0、N1、Q、Q0、Q1、SA、SA0、SA1、SB、SB0、SB1、SC、SC0、SC1、SD、SD0、SD1:節點 P1、P3、P5、P6:VDD電力接點 P2、P4:VSS電力接點 SDB、SDB1、SDB2:單擴散中斷 SE:掃描賦能訊號 SEN:經反相掃描賦能訊號 SI:掃描輸入訊號 SI0:掃描輸入訊號/第一掃描輸入訊號 SI1:掃描輸入訊號/第二掃描輸入訊號 VDD、VDD1、VDD2:電源電壓 VSS:接地電壓

鑒於以下參照附圖對示例性實施例的說明，本發明概念的上述以及其他態樣及特徵將變得更加顯而易見，附圖中： 圖1是說明根據本發明概念實施例的半導體電路的佈局系統的方塊圖。 圖2A示出根據本發明概念實施例的半導體電路的電路圖。 圖2B示出圖2A所示半導體電路中的回饋反相器的實施例的電路圖。 圖2C示出圖2A所示半導體電路中的輸出驅動器的實施例的電路圖。 圖3示出根據本發明概念實施例的半導體電路的佈局圖。 圖4示出根據本發明概念實施例的半導體電路的另一佈局圖。 圖5示出根據本發明概念實施例的半導體電路的另一佈局圖。 圖6A示出根據本發明概念實施例的半導體電路的電路圖。 圖6B示出圖6A所示半導體電路中的第一回饋反相器的實施例的電路圖。 圖6C示出圖6A所示半導體電路中的第一輸出驅動器的實施例的電路圖。 圖6D示出圖6A所示半導體電路中的第二回饋反相器的實施例的電路圖。 圖6E示出圖6A所示半導體電路中的第二輸出驅動器的實施例的電路圖。 圖7示出根據本發明概念實施例的半導體電路的佈局圖。 圖8示出根據本發明概念實施例的半導體電路的另一佈局圖。 圖9示出根據本發明概念實施例的半導體電路的又一佈局圖。 圖10示出根據本發明概念實施例的半導體電路的另一佈局圖。 圖11示出根據本發明概念實施例的半導體電路的另一佈局圖。

100:佈局系統

110:處理器

120:記憶體

130:儲存器

140:佈局模組

150:輸入裝置

160:輸出裝置

170:匯流排

Claims (20)

1. 一種半導體電路，包括：鎖存器；回饋反相器，被配置成經由第一節點接收所述鎖存器的輸出訊號，且因應於所述鎖存器的所述輸出訊號而將回饋訊號提供至所述鎖存器；以及輸出驅動器，被配置成經由所述第一節點接收所述鎖存器的所述輸出訊號，且在所述半導體電路外部提供輸出訊號，其中所述輸出驅動器不同於所述鎖存器且包括偶數個反相器，且所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。
2. 如申請專利範圍第1項所述的半導體電路，其中所述鎖存器鄰近所述輸出驅動器的一側設置，且所述回饋反相器鄰近所述輸出驅動器的另一側設置。
3. 如申請專利範圍第2項所述的半導體電路，更包括設置於所述鎖存器與所述輸出驅動器之間的電源電壓電力接點及接地電壓電力接點，且所述鎖存器及所述輸出驅動器共用分別經由所述電源電壓電力接點及所述接地電壓電力接點施加的電源電壓及接地電壓。
4. 如申請專利範圍第2項所述的半導體電路，更包括設置於所述輸出驅動器與所述回饋反相器之間的電源電壓電力接點及 接地電壓電力接點，其中所述輸出驅動器及所述回饋反相器共用分別經由所述電源電壓電力接點及所述接地電壓電力接點施加的電源電壓及接地電壓。
5. 如申請專利範圍第1項所述的半導體電路，其中所述回饋反相器鄰近所述鎖存器的一側設置，且所述輸出驅動器鄰近所述鎖存器的另一側設置。
6. 如申請專利範圍第5項所述的半導體電路，更包括設置於所述回饋反相器與所述鎖存器之間的電源電壓電力接點及接地電壓電力接點，且所述回饋反相器及所述鎖存器共用分別經由所述電源電壓電力接點及所述接地電壓電力接點施加的電源電壓及接地電壓。
7. 如申請專利範圍第5項所述的半導體電路，更包括設置於所述鎖存器與所述輸出驅動器之間的電源電壓電力接點及接地電壓電力接點，且所述鎖存器及所述輸出驅動器共用分別經由所述電源電壓電力接點及所述接地電壓電力接點施加的電源電壓及接地電壓。
8. 如申請專利範圍第1項所述的半導體電路，更包括：主鎖存器，被配置成將資料傳送至所述鎖存器的輸入，其中所述主鎖存器、所述鎖存器、所述回饋反相器及所述輸出驅動器被配置為正反器。
9. 如申請專利範圍第1項所述的半導體電路，其中所述鎖 存器包括對第一位元資料進行操作的第一鎖存器及對第二位元資料進行操作的第二鎖存器，所述回饋反相器包括對所述第一鎖存器的輸出訊號進行操作的第一回饋反相器及對所述第二位元資料進行操作的第二回饋反相器，所述輸出驅動器包括對所述第一位元資料進行操作的第一輸出驅動器及對所述第二鎖存器的輸出訊號進行操作的第二輸出驅動器，所述單個主動區包括由所述第一鎖存器、所述第一回饋反相器及所述第一輸出驅動器共用的第一單個主動區以及由所述第二鎖存器、所述第二回饋反相器及所述第二輸出驅動器共用的第二單個主動區，且所述第一鎖存器、所述第一回饋反相器、所述第一輸出驅動器、所述第二鎖存器、所述第二回饋反相器及所述第二輸出驅動器被配置為多位元鎖存器。
10. 如申請專利範圍第9項所述的半導體電路，更包括：第一主鎖存器，被配置成將所述第一位元資料傳送至所述第一鎖存器的輸入；以及第二主鎖存器，被配置成將所述第二位元資料傳送至所述第二鎖存器的輸入，其中所述第一主鎖存器、所述第一鎖存器、所述第一回饋反相器、所述第一輸出驅動器、所述第二主鎖存器、所述第二鎖存器、所述第二回饋反相器及所述第二輸出驅動器被配置為多位元 正反器。
11. 一種半導體電路，包括：第一p型金屬氧化物半導體電晶體，設置於第一閘極線上，且因應於第一節點的訊號而將電源電壓提供至第二節點，所述第一節點的所述訊號被施加至所述第一閘極線；第一n型金屬氧化物半導體電晶體，設置於所述第一閘極線上，且因應於所述第一節點的所述訊號而將接地電壓提供至所述第二節點，所述第一p型金屬氧化物半導體電晶體及所述第一n型金屬氧化物半導體電晶體被配置為回饋反相器；第二p型金屬氧化物半導體電晶體，設置於第二閘極線上，且因應於所述第一節點的所述訊號而將所述電源電壓提供至第三節點，所述第一節點的所述訊號被施加至所述第二閘極線，且所述第二閘極線鄰近所述第一閘極線而設置；第二n型金屬氧化物半導體電晶體，設置於所述第二閘極線上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點；第三p型金屬氧化物半導體電晶體，設置於第三閘極線上，且因應於所述第一節點的所述訊號而將所述電源電壓提供至所述第三節點，所述第一節點的所述訊號被施加至所述第三閘極線，且所述第三閘極線鄰近所述第二閘極線而設置；以及第三n型金屬氧化物半導體電晶體，設置於所述第三閘極線 上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點，所述第二p型金屬氧化物半導體電晶體、所述第二n型金屬氧化物半導體電晶體、所述第三p型金屬氧化物半導體電晶體及所述第三n型金屬氧化物半導體電晶體被配置為輸出驅動器，其中所述輸出驅動器與鎖存器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述輸出驅動器與所述鎖存器之間的第一電源電壓電力接點及第一接地電壓電力接點而施加，所述鎖存器接收所述第二節點的訊號作為回饋輸入，且所述輸出驅動器與所述回饋反相器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述回饋反相器與所述輸出驅動器之間的第二電源電壓電力接點及第二接地電壓電力接點而施加。
12. 如申請專利範圍第11項所述的半導體電路，其中所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。
13. 如申請專利範圍第12項所述的半導體電路，更包括：主鎖存器，被配置成將資料傳送至所述鎖存器的輸入，其中所述主鎖存器、所述鎖存器、所述回饋反相器及所述輸出驅動器被配置為正反器。
14. 如申請專利範圍第12項所述的半導體電路，其中所述 鎖存器包括對第一位元資料進行操作的第一鎖存器及對第二位元資料進行操作的第二鎖存器，所述回饋反相器包括對所述第一鎖存器的輸出訊號進行操作的第一回饋反相器及對所述第二鎖存器的輸出訊號進行操作的第二回饋反相器，所述輸出驅動器包括對所述第一鎖存器的所述輸出訊號進行操作的第一輸出驅動器及對所述第二鎖存器的所述輸出訊號進行操作的第二輸出驅動器，所述第二鎖存器藉由第五節點接收第四節點的訊號作為回饋訊號，所述第一回饋反相器包括所述第一p型金屬氧化物半導體電晶體及所述第一n型金屬氧化物半導體電晶體，所述第二回饋反相器包括第四n型金屬氧化物半導體電晶體，設置於第四閘極線上，且因應於所述第五節點的訊號而將所述接地電壓提供至所述第四節點，所述第五節點的所述訊號被施加至所述第四閘極線，以及第四p型金屬氧化物半導體電晶體，形成於所述第四閘極線上，且因應於所述第五節點的所述訊號而將電源電壓提供至所述第四節點，所述第一輸出驅動器包括所述第二p型金屬氧化物半導體電晶體、所述第二n型金屬氧化物半導體電晶體、所述第三p型金 屬氧化物半導體電晶體及所述第三n型金屬氧化物半導體電晶體，所述第二輸出驅動器包括第五n型金屬氧化物半導體電晶體，設置於第五閘極線上，且因應於所述第五節點的所述訊號而將所述接地電壓提供至第六節點，所述第五節點的所述訊號被施加至所述第五閘極線，且所述第五閘極線鄰近所述第四閘極線設置，第五p型金屬氧化物半導體電晶體，設置於所述第五閘極線上，且因應於所述第五節點的所述訊號而將所述電源電壓提供至所述第六節點，第六n型金屬氧化物半導體電晶體，設置於第六閘極線上，且因應於所述第五節點的所述訊號而將所述接地電壓提供至所述第六節點，所述第五節點的所述訊號被施加至所述第六閘極線，且所述第六閘極線鄰近所述第五閘極線而設置，以及第六p型金屬氧化物半導體電晶體，設置於所述第六閘極線上，且因應於所述第五節點的所述訊號而將所述電源電壓提供至所述第六節點，所述第一鎖存器、所述第一回饋反相器、所述第一輸出驅動器、所述第二鎖存器、所述第二回饋反相器及所述第二輸出驅動器被配置為多位元鎖存器。
15. 如申請專利範圍第14項所述的半導體電路，其中所述單個主動區包括由所述第一鎖存器、所述第一回饋反相器及所述第一輸出驅動器共用的第一單個主動區以及由所述第二鎖存器、 所述第二回饋反相器及所述第二輸出驅動器共用的第二單個主動區。
16. 如申請專利範圍第14項所述的半導體電路，其中所述第二輸出驅動器與所述第二鎖存器共用所述接地電壓及所述電源電壓，所述接地電壓及所述電源電壓分別是藉由設置於所述第二鎖存器與所述第二輸出驅動器之間的所述第一接地電壓電力接點及第三電源電壓電力接點而施加，且所述第二輸出驅動器與所述第二回饋反相器共用所述接地電壓及所述電源電壓，所述接地電壓及所述電源電壓分別是藉由設置於所述第二回饋反相器與所述第二輸出驅動器之間的所述第二接地電壓電力接點及第四電源電壓電力接點而施加。
17. 如申請專利範圍第14項所述的半導體電路，更包括：第一主鎖存器，被配置成將所述第一位元資料傳送至所述第一鎖存器的輸入；以及第二主鎖存器，被配置成將所述第二位元資料傳送至所述第二鎖存器的輸入，所述第一主鎖存器、所述第一鎖存器、所述第一回饋反相器、所述第一輸出驅動器、所述第二主鎖存器、所述第二鎖存器、所述第二回饋反相器及所述第二輸出驅動器被配置為多位元正反器。
18. 一種半導體電路，包括：鎖存器，經由第二節點接收第一節點的訊號作為回饋訊號；第一p型金屬氧化物半導體電晶體，設置於第一閘極線上， 且因應於所述第一節點的所述訊號而將電源電壓提供至所述第二節點，所述第一節點的所述訊號被施加至所述第一閘極線，且所述第一閘極線鄰近所述鎖存器的一側設置；第一n型金屬氧化物半導體電晶體，設置於所述第一閘極線上，且因應於所述第一節點的所述訊號而將接地電壓提供至所述第二節點，所述第一p型金屬氧化物半導體電晶體及所述第一n型金屬氧化物半導體電晶體被配置為回饋反相器；第二p型金屬氧化物半導體電晶體，設置於第二閘極線上，且因應於所述第一節點的所述訊號而將所述電源電壓提供至第三節點，所述第一節點的所述訊號被施加至所述第二閘極線，且所述第二閘極線鄰近所述鎖存器的另一側設置；第二n型金屬氧化物半導體電晶體，設置於所述第二閘極線上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點；第三p型金屬氧化物半導體電晶體，設置於第三閘極線上，且因應於所述第一節點的所述訊號而將所述電源電壓提供至所述第三節點，所述第一節點的所述訊號被施加至所述第三閘極線，且所述第三閘極線鄰近所述第二閘極線設置；以及第三n型金屬氧化物半導體電晶體，設置於所述第三閘極線上，且因應於所述第一節點的所述訊號而將所述接地電壓提供至所述第三節點， 所述第二p型金屬氧化物半導體電晶體、所述第二n型金屬氧化物半導體電晶體、所述第三p型金屬氧化物半導體電晶體及所述第三n型金屬氧化物半導體電晶體被配置為輸出驅動器，其中所述回饋反相器與所述鎖存器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述鎖存器與所述回饋反相器之間的第一電源電壓電力接點及第一接地電壓電力接點而施加，且所述輸出驅動器與所述鎖存器共用所述電源電壓及所述接地電壓，所述電源電壓及所述接地電壓是分別藉由設置於所述鎖存器與所述輸出驅動器之間的第二電源電壓電力接點及第二接地電壓電力接點而施加。
19. 如申請專利範圍第18項所述的半導體電路，其中所述鎖存器、所述回饋反相器及所述輸出驅動器共用無隔離地形成的單個主動區。
20. 如申請專利範圍第19項所述的半導體電路，更包括：主鎖存器，被配置成將資料傳送至所述鎖存器的輸入，其中所述主鎖存器、所述鎖存器、所述回饋反相器及所述輸出驅動器被配置為正反器。

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